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제 1 실리콘 기판 상에 도핑된 SiGe층 및 스트레인드 실리콘 채널층을 에피텍셜 공정으로 동일 반응기에서 차례로 성장하는 단계;이온을 상기 제 1 실리콘 기판의 일영역에 주입하여 이온 주입층을 기준으로 상기 제1실리콘 기판을 s-Si/SiGe/Si를 포함하는 일 영역과 나머지 Si의 다른 일 영역인 2개의 영역으로 양분하도록 하는 단계;제 1 산화막이 형성된 제 2 실리콘 기판을 상기 제 1 실리콘 기판의 상기 스트레인드 실리콘 채널층이 형성된 면과 대향하도록 서로 부착하는 단계; 및상기 제 1 실리콘 기판과 상기 제 2 실리콘 기판을 상기 이온 주입층을 기준으로 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법
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제 1 항에 있어서, 상기 이온은 수소 또는 질소 이온인 것을 특징으로 하는 반도체 소자용 기판의 제조 방법
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제 2 항에 있어서, 상기 수소 또는 질소 이온 주입과 동시에 또는 연속으로 He 또는 Ar을 이온 주입하는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법
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제 1 항에 있어서, 상기 제 1 실리콘 기판에는 P, B, As 또는 C의 불순물이 포함되어 있는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법
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제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서, CMP 공정을 수행하여 상기 제 1 실리콘 기판의 잔류한 부분과 상기 도핑된 SiGe층의 일부분을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법
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제 5 항에 있어서, 잔류한 상기 도핑된 SiGe층과 상기 스트레인드 실리콘 채널층의 두께는 10~150nm 인 것을 특징으로 하는 반도체 소자용 기판의 제조 방법
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제 5 항에 있어서, 잔류한 상기 도핑된 SiGe층 상부에 제 2 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자용 기판의 제조 방법
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제 7 항에 의한 반도체 소자용 기판을 준비하는 단계; 상기 제 2 산화막 상부에 실리콘 질화막을 형성하는 단계; 상기 실리콘 질화막 상부에 감광막을 도포하고 소자 분리 영역을 정의하기 위해 상기 실리콘 질화막, 상기 제 2 산화막, 상기 도핑된 SiGe층 및 스트레인드 실리콘 채널층을 식각하고, 소자분리막을 형성하는 단계; 상기 전체 구조 상에 감광막을 도포하고 패터닝하여 게이트 형성 영역을 정의하는 단계; 상기 감광막을 마스크로 하여 상기 실리콘 질화막과 제 2 산화막을 식각한 다음, 상기 도핑된 SiGe층을 선택 식각하는 단계; 및 상기 전체 구조 상에 패드 산화막을 형성하고, 급속 열처리를 실시하여 소스/드레인 영역에 불순물이 주입되도록 하는 단계; 채널 영역에 형성된 패드 산화막을 제거한 다음, 게이트 절연막을 형성하고, 계속해서 게이트 전극용 재료를 증착하고 이를 패터닝하여 게이트 전극을 형성하는 단계; 및 상기 전체 구조상에 ILD층을 형성한 다음 리소그라피 기술을 이용하여 컨택홀을 형성하고 소스/드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법
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제 8 항에 있어서, 상기 소스/드레인 영역은 접촉 저항을 줄이기 위해서 샐리사이드 공정 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법
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제 8 항에 있어서, 상기 소스/드레인 영역은 접촉 저항을 줄이기 위해서 샐리사이드 공정 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법
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