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자기정렬 공정을 이용한 고집적 ＶＤＭＯＳ 트랜지스터제조 방법

기술번호 : KST2015079999
담당센터 : 대전기술혁신센터
전화번호 : 042-610-2279

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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약	본 발명은 고집적도의 VDMOS(Vertical Diffused Metal Oxide Semiconductor) 트랜지스터를 2번의 포토 마스크 작업으로 제작할 수 있는 단순화된 제조방법에 관한 것이다. 본 발명은 더욱 개량된 자기 정렬 공정을 이용하고, 금속 증착시 발생하는 스텝 커버리지를 이용하여 컨택홀 및 메탈의 마스킹 작업을 생략함으로써 2번의 마스킹 작업만으로 고집적도의 VDMOS를 제작하는 방법을 제공한다. 트랜지스터, 제조 방법, VDMOS, 자기 정렬, 스텝 커버리지
Int. CL	H01L 21/28 (2006.01) H01L 29/78 (2006.01) H01L 21/336 (2006.01)
CPC	H01L 29/7802(2013.01) H01L 29/7802(2013.01) H01L 29/7802(2013.01) H01L 29/7802(2013.01) H01L 29/7802(2013.01) H01L 29/7802(2013.01)
출원번호/일자	1020040099118 (2004.11.30)
출원인	한국전자통신연구원
등록번호/일자	10-0606288-0000 (2006.07.21)
공개번호/일자	10-2006-0060202 (2006.06.05) 문서열기
공고번호/일자	(20060731) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태	소멸
심사진행상태	수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자	Y (2004.11.30)
심사청구항수	8

출원인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 출원인 표입니다.
번호	이름	국적	주소
1	한국전자통신연구원	대한민국	대전광역시 유성구

발명자

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번호	이름	국적	주소
1	박건식	대한민국	대전 유성구
2	유성욱	대한민국	대구 수성구
3	박종문	대한민국	대전 유성구
4	윤용선	대한민국	대전 유성구
5	배윤규	대한민국	대전 서구
6	임병원	대한민국	대전 유성구
7	김상기	대한민국	대전 유성구
8	구진근	대한민국	대전 유성구
9	김보우	대한민국	대전 유성구

대리인

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번호	이름	국적	주소
1	신영무	대한민국	서울특별시 강남구 영동대로 **(대치동) KT&G타워 층(에스앤엘파트너스)

최종권리자

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번호	이름	국적	주소
1	한국전자통신연구원	대한민국	대전 유성구

번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호	서류명	접수/발송일자	처리상태	접수/발송번호
1	특허출원서 Patent Application	2004.11.30	수리 (Accepted)	1-1-2004-0561848-88
2	의견제출통지서 Notification of reason for refusal	2006.04.10	발송처리완료 (Completion of Transmission)	9-5-2006-0204273-22
3	의견서 Written Opinion	2006.06.08	수리 (Accepted)	1-1-2006-0403029-19
4	명세서등보정서 Amendment to Description, etc.	2006.06.08	보정승인간주 (Regarded as an acceptance of amendment)	1-1-2006-0403014-35
5	등록결정서 Decision to grant	2006.07.20	발송처리완료 (Completion of Transmission)	9-5-2006-0413292-36
6	출원인정보변경(경정)신고서 Notification of change of applicant's information	2009.08.04	수리 (Accepted)	4-1-2009-5150899-36
7	출원인정보변경(경정)신고서 Notification of change of applicant's information	2015.02.02	수리 (Accepted)	4-1-2015-0006137-44

번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호	청구항
1	1 고집적 VDMOS 트랜지스터를 제조하는 방법에 있어서,역사다리꼴 모양의 게이트를 형성하는 단계;상기 게이트를 이용하여 바디 영역을 형성하는 단계;상기 게이트에 자기정렬되도록 기판에 불순물을 주입하여 소스 영역을 형성하는 단계;상기 게이트 형성에 의해 형성된 스페이서 측면에 희생 스페이서를 형성하고, 상기 소스 영역을 부분 식각한 후 마스크 없이 불순물 이온을 주입하여 벌크 영역을 형성하는 단계;및상기 구조 상에 금속 전극을 형성하는 단계를 포함하되,상기 금속 전극을 형성하는 단계는 상기 희생 스페이서를 제거하고 메탈을 증착하여 상기 금속 전극이 상기 소스 영역과 상기 벌크 영역에 동시에 접촉되도록 하고, 나쁜 스텝 커버리지 특성을 이용한 습식식각을 통해 상기 게이트와 상기 소스영역의 상기 메탈을 제거하는 단계를 포함하는 것을 특징으로 하는 고집적 VDMOS 트랜지스터 제조 방법
2	2 제 1 항에 있어서, 상기 역사다리꼴 모양의 게이트를 형성하는 단계에서 상기 게이트는 5 ~ 40도의 기울기를 갖는 역사다리꼴인 것을 특징으로 하는 고집적 VDMOS 트랜지스터 제조 방법
3	3 제 1 항에 있어서, 상기 역사다리꼴 모양의 게이트를 형성하는 단계는,상기 기판 상에 제 1 희생막을 증착하는 단계;포토 마스크 작업으로 상기 게이트가 형성될 부분을 패터닝하여 상기 제 1 희생막을 식각하는 단계;제 1 산화막, 게이트용 폴리실리콘 및 제 2 희생막을 증착하는 단계;상기 제 1 희생막의 상부가 노출되도록 평탄화하는 단계; 및상기 제 1 및 제 2 희생막을 식각하는 단계를 포함하되, 상기 제1 희생막 식각시 측면을 5-40도의 기울기로 식각하여 역사다리꼴의 게이트를 형성하는 것을 특징으로 하는 고집적 VDMOS 트랜지스터 제조 방법
4	4 제 3 항에 있어서,상기 제 1 희생막을 식각한 후 식각되지 않은 상기 제 1 희생막 측면에 스페이서를 형성하는 단계를 더 포함하는 고집적 VDMOS 트랜지스터 제조 방법
5	5 제 1 항에 있어서, 상기 벌크 영역을 형성하는 단계는 상기 소스 영역 상에 제 2 산화막을 형성하고 동시에 상기 게이트 상에 상기 제 2 산화막보다 두꺼운 제 3 산화막을 형성하는 단계를 포함하되,상기 제 3 산화막은 상기 벌크 영역 실리콘 식각시 하드마스크로 이용되는 고집적 VDMOS 트랜지스터 제조 방법
6	6 삭제
7	7 삭제
8	8 제 1 도전형의 에피텍셜 층이 형성된 기판 상에 제 1 마스킹 작업으로 소자 분리막을 형성하는 단계; 제 1 산화막, 식각 방지막, 제 1 희생막을 차례로 증착하는 단계; 제 2 마스킹 작업으로 게이트 영역을 패터닝하고 남은 상기 제 1 희생막 측면에 스페이서를 형성하는 단계; 상기 구조 상에 게이트 절연막과 폴리실리콘 및 제 2 희생막을 증착하고 평탄화하는 단계; 상기 제 1 및 제 2 희생막과 상기 식각 방지막을 제거하는 단계; 상기 패터닝된 게이트에 자기정렬된 제 2 도전형의 바디 영역과 제 1 도전형의 소스 영역을 형성하는 단계; 상기 스페이서 측면에 희생 스페이서를 형성하며, 상기 제 1 도전형의 소스 영역 상에 제 2 산화막을 형성하고 동시에 상기 게이트 위에 두꺼운 제 3 산화막을 형성하는 단계; 상기 제 3 산화막을 마스크로 상기 소스 영역의 일부를 식각하는 단계; 상기 제 2 도전형의 바디 영역에 고농도의 벌크 영역을 형성하는 단계; 및 상기 구조 상에 금속 전극을 형성하는 단계를 포함하는 고집적 VDMOS 트랜지스터 제조 방법
9	9 제 8 항에 있어서, 상기 게이트 영역을 패터닝하고 남은 상기 제 1 희생막 측면에 스페이서를 형성하는 단계는 상기 게이트 영역의 패터닝시 최종 형성된 게이트의 모양이 역사다리꼴이 되도록 상기 제 1 희생막 측면을 5 ~ 40도의 기울기로 식각하는 단계를 포함하는 고집적 VDMOS 트랜지스터 제조 방법
10	10 제 8 항에 있어서, 상기 금속 전극을 형성하는 단계는 상기 희생 스페이서를 제거하고 상기 구조 전면에 금속을 증착한 후 습식 식각하는 단계를 포함하는 고집적 VDMOS 트랜지스터 제조 방법
11	10 제 8 항에 있어서, 상기 금속 전극을 형성하는 단계는 상기 희생 스페이서를 제거하고 상기 구조 전면에 금속을 증착한 후 습식 식각하는 단계를 포함하는 고집적 VDMOS 트랜지스터 제조 방법

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데이터 이관에 따른 소요기간(1일)으로 인하여 등록원부와 일부 차이가 발생할 수 있으며, 일부 정보(부기, 상세 주소 등)를 제공하지 않고 있습니다.
법적증빙자료로 활용하시거나 더 자세한 정보를 보시려면 등록원부를 발급받아 사용하시기 바랍니다.

이전대상기술 뷰 페이지 등록사항 > 특허 등록번호 표입니다.
특허 등록번호	10-0606288-0000

권리란

표시번호, 사항의 정보를 제공하는 이전대상기술 뷰 페이지 등록사항 > 권리란 표입니다.
표시번호	사항
1	출원 연월일 : 20041130 출원 번호 : 1020040099118 공고 연월일 : 20060731 공고 번호 : 특허결정(심결)연월일 : 20060720 청구범위의 항수 : 8 유별 : H01L 29/78 발명의 명칭 : 자기정렬 공정을 이용한 고집적 ＶＤＭＯＳ 트랜지스터제조 방법 존속기간(예정)만료일 : 20090722

특허권자란

순위번호, 사항의 정보를 제공하는 이전대상기술 뷰 페이지 등록사항 > 특허권자란 표입니다.
순위번호	사항
1	(권리자) 한국전자통신연구원 대전 유성구...

등록료란

순위번호, 사항의 정보를 제공하는 이전대상기술 뷰 페이지 등록사항 > 등록료란 표입니다.
제 1 - 3 년분	금 액	256,500 원	2006년 07월 24일	납입

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정확한 서류를 확인하시려면 해당 웹사이트에서 조회하시기 바랍니다. (특허로 바로가기: http://www.patent.go.kr)
해당 서비스는 점검으로 인해 매주 일요일 00:00 ~ 02:00까지 이용이 중단됩니다.

번호, 서류명, 접수/발송일자, 처리상태, 접수/발송번호의 정보를 제공하는 이전대상기술 뷰 페이지 통합행정정보 > 등록료란 표입니다.
번호	서류명	접수/발송일자	처리상태	접수/발송번호
1	특허출원서	2004.11.30	수리 (Accepted)	1-1-2004-0561848-88
2	의견제출통지서	2006.04.10	발송처리완료 (Completion of Transmission)	9-5-2006-0204273-22
3	의견서	2006.06.08	수리 (Accepted)	1-1-2006-0403029-19
4	명세서등보정서	2006.06.08	보정승인간주 (Regarded as an acceptance of amendment)	1-1-2006-0403014-35
5	등록결정서	2006.07.20	발송처리완료 (Completion of Transmission)	9-5-2006-0413292-36
6	출원인정보변경(경정)신고서	2009.08.04	수리 (Accepted)	4-1-2009-5150899-36
7	출원인정보변경(경정)신고서	2015.02.02	수리 (Accepted)	4-1-2015-0006137-44


과제고유번호	1095004210
세부과제번호	1200040003000002000003
연구과제명	반도체Foundry운영사업
성과구분	등록
부처명	국무총리실
연구관리전문기관명	국무조정실
연구주관기관명
성과제출연도	2000
연구기간	200001~200912
기여율	1
연구개발단계명	개발연구
6T분류명

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