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하부 실리콘층, 매몰 산화막 및 상부 실리콘층으로 이루어지며, 소정 부분에 상기 상부 실리콘층, 매몰 산화막 및 하부 실리콘층의 일부가 식각되어 트렌치가 만들어진 기판,상기 트렌치 내에 위치되며, 하부 실리콘 핀, 매몰 산화막 및 상부 실리콘 핀이 상기 매몰 산화막을 기준으로 수직으로 적층된 2개의 실리콘 핀을 갖는 구조를 가지되, 소스 및 드레인 영역 사이의 채널 영역의 상기 매몰 산화막이 제거되어 공간부가 형성된 실리콘 핀,상기 채널 영역의 상기 하부 실리콘 핀과 상기 상부 실리콘 핀의 둘레에 형성된 게이트 절연막,상기 공간부가 매립되도록 상기 채널 영역의 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 다중 게이트 모스 트랜지스터
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하부 실리콘층, 매몰 산화막 및 상부 실리콘층으로 이루어지며, 소정 부분에 상기 상부 실리콘층, 매몰 산화막 및 하부 실리콘층의 일부가 식각되어 트렌치가 만들어진 기판,상기 트렌치 내에 위치되며, 하부 실리콘 핀, 매몰 산화막 및 상부 실리콘 핀이 상기 매몰 산화막을 기준으로 수직으로 적층된 2개의 실리콘 핀을 갖는 구조를 가지되, 소스 및 드레인 영역 사이의 채널 영역의 상기 매몰 산화막이 제거되어 공간부가 형성된 실리콘 핀,상기 채널 영역의 상기 하부 실리콘 핀과 상기 상부 실리콘 핀의 둘레에 형성된 게이트 절연막,상기 채널 영역과 인접하는 상기 소스 및 드레인 영역 일부의 상기 실리콘 핀 둘레에 형성된 절연막,상기 공간부가 매립되도록 상기 게이트 절연막 및 상기 절연막 상에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 다중 게이트 모스 트랜지스터
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제 2 항에 있어서, 상기 절연막이 산화막과 실리콘 질화막으로 이루어진 것을 특징으로 하는 다중 게이트 모스 트랜지스터
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제 1 항 또는 제 2 항에 있어서, 상기 하부 실리콘 핀과 상기 하부 실리콘층 사이에 전기적 절연을 위해 절연막이 형성된 것을 특징으로 하는 다중 게이트 모스 트랜지스터
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제 1 항 또는 제 2 항에 있어서, 상기 실리콘 핀을 구성하는 하부 실리콘 핀, 매몰 산화막 및 상부 실리콘 핀이 상기 하부 실리콘층, 매몰 산화막 및 상부 실리콘층으로 이루어진 것을 특징으로 하는 다중 게이트 모스 트랜지스터
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제 1 항 또는 제 2 항에 있어서, 상기 소스 및 드레인 영역이 LDD 구조를 포함하는 것을 특징으로 하는 다중 게이트 모스 트랜지스터
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제 1 항 또는 제 2 항에 있어서, 상기 게이트 전극이 상기 트렌치 외부까지 연장되어 형성하되, 절연막에 의해 상기 트렌치 내부의 상기 하부 실리콘층 및 상기 트렌치 외부의 상기 상부 실리콘층과 전기적으로 절연된 것을 특징으로 하는 다중 게이트 모스 트랜지스터
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제 1 항 또는 제 2 항에 있어서, 상기 게이트 절연막은 SiO2, HfO2 또는 혼합형 고유전율막으로 형성되고, 상기 게이트 전극은 도핑된 다결정 실리콘, 몰리브덴(Mo) 또는 금속 실리사이드로 형성된 것을 특징으로 하는 다중 게이트 모스 트랜지스터
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9
하부 실리콘층, 매몰 산화막 및 상부 실리콘층이 적층된 구조의 기판이 제공되는 단계,상기 상부 실리콘층 상에 절연막 패턴을 형성하는 단계,노출된 부분의 상기 상부 실리콘층, 매몰 산화막 및 하부 실리콘층의 일부 두께를 식각하여 트렌치를 형성하므로써 상기 트렌치 내에 하부 실리콘 핀, 매몰 산화막, 상부 실리콘 핀이 적층된 핀 구조가 형성되도록 하는 단계,상기 핀 구조의 측벽에 절연막을 형성한 후 상기 핀 구조의 전체 표면에 실리콘 질화막을 형성하는 단계,노출된 상기 하부 실리콘층 상에 절연막을 형성하는 단계,채널 영역의 상기 실리콘 질화막을 식각한 후 노출된 부분의 상기 산화막, 산화막 패턴 및 매몰 산화막을 식각하여 상기 채널 영역의 상기 상부 실리콘 핀과 하부 실리콘 핀 사이에 빈 공간이 형성되도록 하는 단계,상기 상부 실리콘 핀과 하부 실리콘 핀의 노출된 표면에 게이트 절연막을 형성한 후 상기 빈 공간이 매립되도록 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계,상기 게이트 전극 양측의 상기 상부 실리콘 핀과 하부 실리콘 핀에 이온을 주입하여 소스 및 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 다중 게이트 모스 트랜지스터의 제조 방법
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제 9 항에 있어서, 상기 핀 구조를 구성하는 상기 하부 실리콘 핀, 매몰 산화막 및 상부 실리콘 핀이 상기 하부 실리콘층, 매몰 산화막 및 상부 실리콘층으로 형성된 것을 특징으로 하는 다중 게이트 모스 트랜지스터의 제조 방법
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제 9 항에 있어서, 상기 절연막이 상기 하부 실리콘 핀의 하부까지 형성된 것을 특징으로 하는 다중 게이트 모스 트랜지스터의 제조 방법
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제 9 항에 있어서, 상기 빈 공간을 형성하기 위한 상기 산화막, 산화막 패턴 및 매몰 산화막 식각 공정은 등방성 식각 공정으로 진행하는 것을 특징으로 하는 다중 게이트 모스 트랜지스터의 제조 방법
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제 9 항에 있어서, 상기 게이트 절연막은 SiO2, HfO2 또는 혼합형 고유전율막으로 형성하고, 상기 게이트 전극은 도핑된 다결정 실리콘, 몰리브덴(Mo) 또는 금속 실리사이드로 형성하는 것을 특징으로 하는 다중 게이트 모스 트랜지스터의 제조 방법
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제 9 항에 있어서, 상기 게이트가 "T" 자형으로 형성된 것을 특징으로 하는 다중 게이트 모스 트랜지스터의 제조 방법
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제 9 항에 있어서, 상기 소스 및 드레인이 LDD 구조를 포함하는 것을 특징으로 하는 다중 게이트 모스 트랜지스터의 제조 방법
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제 9 항에 있어서, 상기 이온이 경사지게 주입되는 것을 특징으로 하는 다중 게이트 모스 트랜지스터의 제조 방법
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제 9 항에 있어서, 상기 이온이 경사지게 주입되는 것을 특징으로 하는 다중 게이트 모스 트랜지스터의 제조 방법
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