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이중 구조 핀 전계 효과 트랜지스터 및 그 제조 방법

  • 기술번호 : KST2015081964
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 이중 구조 핀 전계 효과 트랜지스터 및 그 제조방법에 관한 것으로, 더욱 상세하게, 본 핀 전계 효과 트랜지스터는 기판 상에 형성된 하부 실리콘층과, 상기 기판 상에 수직으로 형성된 게이트 전극을 포함하는 하부 소자; 상기 하부 소자 상에 형성되는 상부 실리콘층과 상기 수직으로 형성된 게이트 전극을 포함하는 상부 소자; 및 상기 하부 실리콘층과 상기 상부 실리콘층 사이에 순차적으로 형성되는 제1 고체 소스 물질층, 고체 소스 물질 층간 절연층 및 제2 고체 소스 물질층을 포함한다. 이에 따라, 회로의 집적도를 향상시킬 수 있으며, 고체 소스 물질층을 사용함으로써 이온 주입에 의한 박막 손상을 억제하며, 단순하고 저렴한 공정으로 안정된 특성의 핀 전계 효과 트랜지스터를 제공할 수 있다. 또한 상부 소자의 이동도를 개선시켜 상부 소자의 전류 구동 능력을 증가시킬 수 있으며, 산화막 매몰층을 통하여 소자격리를 함으로써 필드 산화막에 의한 영향을 줄일 수 있고, 상승된 소스/드레인을 구성하여 소스/드레인 직렬 저항 성분을 감소시켜 회로의 전류 구동 능력을 증가시킬 수 있다.Fin 전계 효과 트랜지스터, 고체 소스 물질, 단채널 효과
Int. CL H01L 29/78 (2006.01)
CPC H01L 21/845(2013.01) H01L 21/845(2013.01) H01L 21/845(2013.01) H01L 21/845(2013.01) H01L 21/845(2013.01)
출원번호/일자 1020060123983 (2006.12.07)
출원인 한국전자통신연구원
등록번호/일자 10-0781580-0000 (2007.11.27)
공개번호/일자
공고번호/일자 (20071203) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.12.07)
심사청구항수 19

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 조영균 대한민국 대전 서구
2 노태문 대한민국 대전 유성구
3 김종대 대한민국 대전 서구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2006.12.07 수리 (Accepted) 1-1-2006-0908595-95
2 선행기술조사의뢰서
Request for Prior Art Search		 2007.10.05 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2007.11.08 수리 (Accepted) 9-1-2007-0064889-37
4 등록결정서
Decision to grant		 2007.11.23 발송처리완료 (Completion of Transmission) 9-5-2007-0624636-77
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1
기판 상에 형성된 하부 실리콘층과, 상기 기판 상에 수직으로 형성된 게이트 전극을 포함하는 하부 소자;상기 하부 소자 상에 형성되는 상부 실리콘층과 상기 수직으로 형성된 게이트 전극을 포함하는 상부 소자; 및상기 하부 실리콘층과 상기 상부 실리콘층 사이에 순차적으로 형성되는 제1 고체 소스 물질층, 고체 소스 물질 층간 절연층 및 제2 고체 소스 물질층을 포함하는 포함하는 핀 전계 효과 트랜지스터
2 2
제1항에 있어서,상기 제1 고체 소스 물질층 및 상기 제2 고체 소스 물질층은 BSG(boronslicate glass), PSG(phosphosilicate), B-TEOS(p-doped tetraethylene-ortho-silicate) 또는 P-TEOS(n-doped tetraethylene-ortho-silicate)를 이용하는 핀 전계 효과 트랜지스터
3 3
제2항에 있어서, 상기 제1 고체 소스 물질층 및 상기 제2 고체 소스 물질층은 서로 다른 도전형의 불순물로 구성되는 핀 전계 효과 트랜지스터
4 4
제1항에 있어서, 상기 고체 소스 물질 층간 절연층은 질화막 및 산화막 중 적어도 한 층으로 형성되는 핀 전계 효과 트랜지스터
5 5
제1항에 있어서,상기 상부 실리콘층은 에피택셜 성장된 에피택셜 층 또는 비정질 실리콘 또는 다결정 실리콘을 이용하는 핀 전계 효과 트랜지스터
6 6
제1항에 있어서,상기 제1 고체 소스 물질층, 상기 고체 소스 물질 층간 절연층 및 상기 제2 고체 소스 물질층의 중앙영역에 형성되는 산화막 매몰층;상기 게이트 전극을 둘러싸는 게이트 절연층;상기 하부 실리콘층 및 상기 상부 실리콘층과 전기적으로 연결되는 공통 드레인 콘택트; 및상기 상부 실리콘층과 전기적으로 절연되며 상기 하부 실리콘층과 전기적으로 연결되는 하부 소스 콘택트; 및상기 상부 실리콘층과 전기적으로 연결되는 상부 소스 콘택트를 더 포함하는 핀 전계 효과 트랜지스터
7 7
제6항에 있어서,상기 산화막 매몰층은 상기 제1 고체 소스 물질층에서부터 상기 제2 고체 소스 물질층까지 형성되는 핀 전계 효과 트랜지스터
8 8
제7항에 있어서,상기 산화막 매몰층은 상기 하부 실리콘층으로 확장된 제1 확장부와, 상기 상부 실리콘층으로 확장된 제2 확장부를 포함하는 핀 전계 효과 트랜지스터
9 9
제8항에 있어서,상기 제1 확장부와 제2 확장부는 산소 이온 주입 후에 수행하는 열처리에 의해 산소 이온이 상부 및 하부 실리콘 층으로 확산되어 형성되는 핀 전계 효과 트랜지스터
10 10
제9항에 있어서,상기 제1 확장부 및 상기 제2 확장부는 10 ~ 100 nm 두께인 핀 전계 효과 트랜지스터
11 11
제1항에 있어서,상기 하부 실리콘층의 하부에 형성되는 하부 고체 소스 물질층과,상기 상부 실리콘층의 상부에 형성되는 상부 고체 소스 물질층을 더 포함하는 핀 전계 효과 트랜지스터
12 12
제1항에 있어서,상기 기판은 SOI(silicon on insulator) 기판, 실리콘 기판, SGOI(silicon germanium on insulator) 기판 및 실리콘 게르마늄(SiGe) 기판 중 하나를 이용하는 핀 전계 효과 트랜지스터
13 13
하부 실리콘층이 형성된 기판을 준비하는 단계;상기 하부 실리콘층 상에 제1 고체 소스 물질층, 고체 소스 물질 층간 절연층 및 제2 고체 소스 물질층을 순차적으로 형성하는 단계;상기 제1 고체 소스 물질층, 상기 고체 소스 물질 층간 절연층 및 상기 제2 고체 소스 물질층을 식각하고 식각영역과 상기 제2 고체 소스 물질층 상에 상부 실리콘층을 형성하는 단계;상기 상부 실리콘층이 형성된 다음 열처리 공정을 이용하여 산화막 매몰층을 형성하는 단계;상기 상부 실리콘층, 상기 제2 고체 소스 물질층, 상기 고체 소스 물질 층간 절연층 및 제1 고체 소스 물질층을 일괄 플라즈마 식각하여 핀 구조 채널의 활성 영역을 형성하는 단계;상기 기판 상에 게이트 물질을 증착 및 식각하여 게이트 전극을 형성하는 단계;상기 게이트 전극 상부에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에서부터 상기 하부 실리콘층과 전기적으로 연결되도록 드레인 콘택트 및 제1 소스 콘택트를 형성하고, 상기 게이트 절연막에서부터 상부 실리콘층과 전기적으로 연결되도록 제2 소스 콘택트를 형성하는 단계를 포함하는 핀 전계 효과 트랜지스터의 제조 방법
14 14
제13항에 있어서, 상기 상부 실리콘층은 에피택셜 성장된 에피택셜층 또는 비정질 실리콘 또는 다결정 실리콘층 중 하나를 이용하여 형성하는 핀 전계 효과 트랜지스터의 제조 방법
15 15
제14항에 있어서, 상기 상부 실리콘층이 상기 에피택셜층인 경우, 상기 에피택셜층의 성장 높이 제어를 위해 CMP(chemical mechanical polishing) 스톱퍼를 형성하는 단계를 더 포함하는 핀 전계 효과 트랜지스터의 제조 방법
16 16
제13항에 있어서, 상기 하부 실리콘층 하부에 하부 고체 소스 물질층을 형성하는 단계와 상기 상부 실리콘층 상에 상부 고체 소스 물질층을 형성하는 단계를 더 포함하는 핀 전계 효과 트랜지스터의 제조 방법
17 17
제13항 또는 제16항에 있어서,상기 제1 및 제2 고체 소스 물질층과 상기 하부 및 상부 고체 소스 물질층은 도핑된 BSG(Boronsilicate glass), 도핑된 PSG(Phosphosilicate glass), B-TEOS(p-doped tetraethylene-ortho-silicate) 또는 P-TEOS(n-doped tetraethylene-ortho-silicate) 중 하나를 이용하는 핀 전계 효과 트랜지스터의 제조 방법
18 18
제13항에 있어서, 상기 제1 고체 소스 물질층 및 상기 제2 고체 소스 물질층은 서로 다른 도전형의 불순물로 구성되는 핀 전계 효과 트랜지스터의 제조 방법
19 19
제13항에 있어서,상기 제1 소스 콘택트를 형성시 상기 상부 실리콘층과 상기 제1 소스 콘택트를 전기적으로 절연시키기 위해, 상기 상부 실리콘층과 접촉하는 상기 제1 소스 콘택트 영역에 산화막을 형성하는 단계를 더 포함하는 핀 전계 효과 트랜지스터의 제조 방법
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1 US07759737 US 미국 FAMILY
2 US20080135935 US 미국 FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 US2008135935 US 미국 DOCDBFAMILY
2 US7759737 US 미국 DOCDBFAMILY
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