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산화 아연과 산화 주석을 450℃ 이하의 증착 온도에서 증착시켜 비정질 샹태의 아연-주석-산화물(ZTO) 박막을 형성하는 단계를 포함하고, 여기서 상기 아연과 주석의 원자비는 4:1 이상인 ZTO 박막의 제조방법
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제 1항에 있어서, 상기 ZTO 박막을 150 내지 450℃의 온도에서 후열처리하는 단계를 더 포함하는 ZTO 박막의 제조방법
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제 1항에 있어서, 상기 아연과 주석의 원자비는 300℃ 이하의 증착 온도에서 4:1 내지 2:1이고, 300 내지 450℃의 증착온도에서는 4:1 내지 1:4인 ZTO 박막의 제조방법
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기판 상에, 소스·드레인 전극, 채널층, 게이트 절연층 및 게이트 전극을 포함하는 박막 트랜지스터에 있어서,
상기 채널층은 산화 아연과 산화주석을 아연과 주석의 원자비가 4:1 상이 되도록 450℃ 이하의 증착 온도에서 형성시킨 비정질 상태의 ZTO 박막인 박막 트랜지스터
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제 4항에 있어서,
상기 박막 트랜지스터는 기판 상에 순차적으로 소스·드레인 전극, 활성층, 게이트 절연층 및 게이트 전극이 형성되어 있는 상부 게이트 코-플래너형 구조; 기판 상에 순차적으로 활성층, 소스·드레인 전극, 게이트 절연층 및 게이트 전극이 형성되어 있는 상부 게이트 스태거드형 구조; 기판 상에 순차적으로 게이트 전극, 게이트 절연층, 소스·드레인 전극 및 채널층이 형성되어 있는 하부 게이트 코-플래너형; 또는 기판 상에 순차적으로 게이트 전극, 게이트 절연층, 채널층 및 소스·드레인 전극이 형성되어 있는 하부 게이트 스태거드형 구조인 박막 트랜지스터
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제 4항에 있어서,
상기 게이트 절연층은 알루미나, 실리콘 질화물 또는 실리콘 산화물로 형성되는 절연막인 박막 트랜지스터
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제 5항에 있어서,
상기 게이트 절연층은 상부 게이트 구조의 경우 450℃ 이하의 온도에서 형성되는 절연막인 박막 트랜지스터
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제 5항에 있어서,
상기 게이트 절연층은 150℃ 내지 450℃의 온도에서 후열처리되는 것인 박막 트랜지스터
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기판 상에 소스·드레인 전극, 채널층, 게이트 절연층 및 게이트 전극을 형성하는 박막 트랜지스터의 제조방법에 있어서,
산화 아연과 산화 주석을 아연과 주석의 원자비가 4:1 이상이 되도록 450℃ 이하의 증착 온도에서 증착시켜 비정질 상태의 ZTO 채널층을 형성하는 단계; 및
상기 ZTO 채널층을 패터닝하는 단계를 포함하는 박막 트랜지스터의 제조방법
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제 9항에 있어서,
상기 ZTO 채널층과 적어도 부분적으로 접촉하는 게이트 절연층은 알루미나, 실리콘 질화물 또는 실리콘 산화물로 형성되며, 상부게이트 구조의 경우 450℃ 이하의 온도에서 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조방법
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제 9항에 있어서,
상기 ZTO 채널층의 패터닝은 ZTO 채널층 위에 하드 마스크층을 PECVD 방법으로 형성하는 단계; 포토-레지스트로 패터닝하는 단계; 우선 습식각으로 하드 마스크층 식각하는 단계; 및 이온 밀링으로 하드 마스크가 없는 ZTO을 패터닝하는 단계를 포함하는 이온 밀링(ion-miling) 방법으로 실시되는 것인 박막 트랜지스터의 제조방법
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제 9항에 있어서,
상기 ZTO 채널층의 패터닝은 Cl2와 Ar 혼합기체를 이용한 플라즈마 건식 식각방법으로 실시되고, 건식 식각 후 잔사는 O2 애싱(ahsing) 방법으로 제거되는 박막 트랜지스터의 제조방법
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제 9항에 있어서,
상기 ZTO 채널층의 패터닝은 포토-레지스트로 리프트-오프 패턴을 제작하여 실시되고, 상기 포토-레지스트는 150℃ 미만에서 적용되는 박막 트랜지스터의 제조방법
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