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반도체 소자의 제조방법

  • 기술번호 : KST2015085525
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 생산성을 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다. 그의 방법은, 제 1 기판 상에 활성 층을 형성하는 단계; 상기 활성 층의 상부 면과 제 2 기판을 접합시키고, 상기 제 1 기판으로부터 상기 활성 층을 분리하는 단계; 상기 제 2 기판에 접합된 상기 활성 층의 소스/드레인 영역들에 대응되는 도전성 불순물 영역들을 형성하는 단계; 상기 활성 층의 하부 면에 제 3 기판에 접합시키고 상기 제 2 기판을 제거하는 단계; 및 상기 제 3 기판에 접합된 상기 활성 층의 상기 도전성 불순물 영역들 사이의 상부에 게이트 전극을 형성하고, 상기 도전성 불순물 영역들 상에 소스/드레인 전극들을 형성하는 단계를 포함하여 이루어진다.이온(ion), 활성(active), 플라스틱(plastic), 게이트(gate), 플렉시블(flexible)
Int. CL H01L 29/786 (2006.01)
CPC H01L 27/1266(2013.01) H01L 27/1266(2013.01) H01L 27/1266(2013.01) H01L 27/1266(2013.01)
출원번호/일자 1020090098243 (2009.10.15)
출원인 한국전자통신연구원
등록번호/일자 10-1215305-0000 (2012.12.18)
공개번호/일자 10-2011-0041184 (2011.04.21) 문서열기
공고번호/일자 (20121226) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2009.10.15)
심사청구항수 12

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 구재본 대한민국 대전광역시 유성구
2 강승열 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 오세준 대한민국 서울특별시 강남구 테헤란로 *길 ** *층(역삼동)(특허법인 고려)
2 권혁수 대한민국 서울특별시 강남구 언주로 ***, *층(삼일빌딩, 역삼동)(KS고려국제특허법률사무소)
3 송윤호 대한민국 서울특별시 강남구 언주로 *** (역삼동) *층(삼일빌딩)(케이에스고려국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2009.10.15 수리 (Accepted) 1-1-2009-0632306-81
2 선행기술조사의뢰서
Request for Prior Art Search
2012.10.23 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2012.11.15 수리 (Accepted) 9-1-2012-0085338-02
4 등록결정서
Decision to grant
2012.11.29 발송처리완료 (Completion of Transmission) 9-5-2012-0726101-95
5 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1
제 1 기판 상에 활성 층을 형성하는 단계;상기 활성 층의 상부 면과 제 2 기판을 접합시키고, 상기 제 1 기판으로부터 상기 활성 층을 분리하는 단계;상기 제 2 기판에 접합된 상기 활성 층의 소스/드레인 영역들에 대응되는 도전성 불순물 영역들을 형성하는 단계;상기 활성 층의 하부 면에 제 3 기판에 접합시키고 상기 제 2 기판을 제거하는 단계; 및상기 제 3 기판에 접합된 상기 활성 층의 상기 도전성 불순물 영역들 사이의 상부에 게이트 전극을 형성하고, 상기 도전성 불순물 영역들 상에 소스/드레인 전극들을 형성하는 단계를 포함하는 반도체 소자의 제조방법
2 2
제 1 항에 있어서, 상기 활성 층을 형성하는 단계는 상기 제 1 기판의 내부에 소정 깊이의 이온주입 층을 형성하는 것을 포함하는 반도체 소자의 제조방법
3 3
제 2 항에 있어서, 상기 이온주입 층을 형성 한 후, 상기 활성 층 상에 상기 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법
4 4
제 3 항에 있어서, 상기 활성 층과 상기 게이트 전극 사이에 상기 게이트 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법
5 5
제 3 항에 있어서, 상기 게이트 전극은 티타늄 또는 질화 티타늄을 포함하는 반도체 소자의 제조방법
6 6
제 2 항에 있어서, 상기 활성 층을 분리하는 단계는 상기 이온주입 층을 열처리하는 것을 포함하는 반도체 소자의 제조방법
7 7
제 1 항에 있어서, 상기 활성 층의 상부 면과 상기 제 2 기판을 접합하는 것은 상기 활성 층의 상부 표면과 상기 제 2 기판 사이에 제 1 절연 층을 개재하여 수행됨을 특징으로 하는 반도체 소자의 제조방법
8 8
제 7 항에 있어서, 상기 제 2 기판의 제거 시에 상기 제 1 절연 층을 제거하지 않고 잔존하는 상기 제 1 절연 층을 게이트 절연막으로 사용하는 것을 특징으로 하는 반도체 소자의 제조방법
9 9
제 1 항에 있어서, 상기 활성 층의 하부 표면과 상기 제 3 기판은 접착제 층을 이용하여 접합하는 것을 포함하는 반도체 소자의 제조방법
10 10
제 1 항에 있어서,상기 제 3 기판 상의 상기 활성 층 상에 형성되는 상기 게이트 전극과, 상기 소스/드레인 전극들을 구비하는 박막트랜지스터들을 각각 아일랜드시키는 단계를 더 포함하는 반도체 소자의 제조방법
11 11
제 10 항에 있어서,상기 활성 층 및 상기 제 3 기판 상에 제 2 절연 층을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법
12 12
제 11 항에 있어서,상기 제 2 절연 층을 관통하면서 상기 도전성 불순물 영역들과 상기 소스/드레인 전극들을 연결시키는 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 소자의 제조방법
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