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기판에 비아홀을 형성하는 단계;상기 비아홀의 적어도 바닥과 측벽 및 상기 기판 상에 시드막(seed layer)을 형성하는 단계;상기 비아홀의 측벽에 위치하는 상기 시드막을 덮고 상기 비아홀의 바닥에 위치하는 상기 시드막을 노출시키되, 시드 역할을 하지 않는 언시드막(unseeded layer)을 형성하는 단계; 및도금 공정을 진행하여 상기 노출된 시드막으로부터 도금막을 성장시켜 상기 비아홀을 채우는 비아를 형성하는 단계를 포함하는 반도체 장치의 형성 방법
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제 1 항에 있어서,상기 언시드막은 실리콘 절연막, 실리콘 질화막, 실리콘, 티타늄, 티타늄질화막, 티타늄텅스텐막, 텅스텐막, 탄탈륨막, 탄탈륨질화막 및 알루미늄막을 포함하는 그룹에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법
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제 1 항에 있어서,상기 시드막과 상기 도금막은 구리를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법
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제 1 항에 있어서,상기 언시드막을 형성하는 단계는 물리적기상증착(physical vapor deposition) 방법, 플라즈마-강화 화학 기상 증착(Plasma-enhanced chemical vapor deposition) 방법, 스퍼터링(Sputtering) 방법 및 스핀 코팅(spin coating) 방법을 포함하는 그룹에서 선택되는 적어도 하나를 이용하는 것을 특징으로 하는 반도체 장치의 형성 방법
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제 1 항에 있어서,상기 언시드막을 형성하는 단계는,상기 비아홀의 측벽에 위치하는 상기 시드막을 두껍게 덮고, 상기 비아홀의 바닥에 위치하는 상기 시드막을 보다 얇게 덮는 언시드막을 형성하는 단계; 및상기 비아홀의 바닥에 위치하는 상기 언시드막을 제거하여 상기 시드막을 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법
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제 1 항에 있어서,상기 도금막은 제 1 도금막과 제 2 도금막을 포함하며,상기 비아를 형성하는 단계는,상기 언시드막의 상부면보다 낮은 높이까지 상기 제 1 도금막을 상기 시드막으로부터 성장시키는 단계;상기 언시드막을 제거하는 단계; 및상기 시드막과 상기 제 1 도금막으로부터 제 2 도금막을 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법
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제 1 항에 있어서,상기 기판 상의 상기 시드막, 상기 언시드막 및 상기 도금막을 평탄화 제거하여 상기 기판을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법
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제 1 항에 있어서,상기 시드막을 형성하는 단계 전에,상기 비아홀이 형성된 상기 기판을 콘포말하게 덮는 절연막을 형성하는 단계; 및상기 절연막을 덮는 베리어막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법
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기판;상기 기판에 형성되는 비아;상기 기판과 상기 비아 사이에 개재되는 시드막; 및상기 시드막과 상기 비아의 측벽 사이에 개재되며 시드 역할을 하지 않는 언시드막을 포함하는 것을 특징으로 하는 반도체 장치
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제 9 항에 있어서,상기 언시드막은, 실리콘 절연막, 실리콘 질화막, 실리콘, 티타늄, 티타늄질화막, 티타늄텅스텐막, 텅스텐막, 탄탈륨막, 탄탈륨질화막 및 알루미늄막을 포함하는 그룹에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치
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기판;상기 기판에 형성되는 비아; 및상기 기판과 상기 비아 사이에 개재되는 시드막을 포함하되,상기 비아는,상기 기판의 상부면 보다 낮은 높이의 상부면을 가지며 상기 시드막의 상부와 접하지 않는 제 1 도금막; 및상기 제 1 도금막 상에 위치하며 상기 제 1 도금막의 상부의 측벽과 접하고 상기 제 1 도금막의 상부를 덮는 제 2 도금막을 포함하는 것을 특징으로 하는 반도체 장치
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