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반도체 장치 및 그 제조방법

  • 기술번호 : KST2015091597
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 개념에 따른 반도체 장치는 하부 비아홀을 가지는 기판; 상기 기판의 상면을 노출시키는 개구부를 가지는 에피층; 상기 기판의 상면 상에 제공되고, 제1 전극, 제2 전극, 및 제3 전극을 포함하는 반도체 칩; 상기 제1 전극과 연결된 상부 금속막; 상기 상부 금속막 상에 배치되고, 상부 비아홀을 가지는 지지기판; 상기 지지기판 상에 배치되어, 상기 상부 비아홀 내로 연장된 상부 패드; 상기 개구부 내에 배치되어, 제2 전극과 연결된 하부패드; 및 상기 기판의 하면을 덮으며, 상기 하부 비아홀을 통해 상기 하부 패드와 연결된 하부 금속막을 포함할 수 있다.
Int. CL H01L 21/768 (2006.01.01) H01L 23/48 (2006.01.01) H01L 23/535 (2006.01.01)
CPC H01L 21/76898(2013.01) H01L 21/76898(2013.01) H01L 21/76898(2013.01) H01L 21/76898(2013.01)
출원번호/일자 1020130029769 (2013.03.20)
출원인 한국전자통신연구원
등록번호/일자 10-2064880-0000 (2020.01.06)
공개번호/일자 10-2014-0048026 (2014.04.23) 문서열기
공고번호/일자 (20200110) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보 대한민국  |   1020120114266   |   2012.10.15
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2017.09.29)
심사청구항수 15

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 민병규 대한민국 대전 유성구
2 고상춘 대한민국 대전 유성구
3 임종원 대한민국 대전 유성구
4 안호균 대한민국 대전 유성구
5 윤형섭 대한민국 대전 유성구
6 문재경 대한민국 대전 유성구
7 남은수 대한민국 대전 서구

대리인

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번호 이름 국적 주소
1 특허법인 고려 대한민국 서울특별시 강남구 테헤란로 *길 ** *층(역삼동)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2013.03.20 수리 (Accepted) 1-1-2013-0240704-38
2 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)		 2015.01.16 수리 (Accepted) 1-1-2015-0045362-11
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
4 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)		 2017.09.29 수리 (Accepted) 1-1-2017-0963253-00
5 선행기술조사의뢰서
Request for Prior Art Search		 2018.10.12 수리 (Accepted) 9-1-9999-9999999-89
6 선행기술조사보고서
Report of Prior Art Search		 2018.12.07 발송처리완료 (Completion of Transmission) 9-6-2019-0007336-17
7 의견제출통지서
Notification of reason for refusal		 2019.01.22 발송처리완료 (Completion of Transmission) 9-5-2019-0055532-51
8 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2019.03.22 수리 (Accepted) 1-1-2019-0294982-20
9 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2019.03.22 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2019-0294983-76
10 최후의견제출통지서
Notification of reason for final refusal		 2019.06.10 발송처리완료 (Completion of Transmission) 9-5-2019-0411337-16
11 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2019.08.09 보정승인 (Acceptance of amendment) 1-1-2019-0817396-53
12 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2019.08.09 수리 (Accepted) 1-1-2019-0817395-18
13 등록결정서
Decision to grant		 2019.12.20 발송처리완료 (Completion of Transmission) 9-5-2019-0922867-33
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
서로 대향하는 상면 및 하면을 가지는 기판을 제공하는 것;상기 기판의 상면 상에 에피층을 형성하는 것; 상기 기판의 상면에 접촉하는 하부패드를 형성하는 것;상기 에피층 상에 제1 전극, 제2 전극, 및 제3 전극을 포함하는 반도체 칩을 형성하는 것; 상기 기판을 관통하는 하부 비아홀을 형성하여, 상기 하부패드를 노출시키는 것; 및상기 기판의 하면을 덮으며, 상기 하부 비아홀 내로 연장되어 상기 하부패드와 접하는 하부 금속막을 형성하는 것을 포함하되, 상기 하부패드를 형성하는 것은: 상기 에피층을 제거하여 상기 기판의 상면을 노출시키는 것; 및상기 노출된 상면 상에 하부패드를 형성하는 것을 포함하고, 상기 하부패드는 상기 기판 및 상기 제2 전극 사이에 개재되며, 상기 제2 전극과 수직적으로 중첩되는 반도체 장치 제조방법
2 2
서로 대향하는 상면 및 하면을 가지는 기판을 제공하는 것;상기 기판의 상면 상에 개구부를 가지는 에피층을 형성하는 것; 상기 에피층의 상기 개구부 내에 상기 기판의 상면에 접촉하는 하부패드를 형성하는 것;상기 에피층 상에 제1 전극, 제2 전극, 및 제3 전극을 포함하는 반도체 칩을 형성하는 것; 상기 반도체 칩 상에 상기 제1 전극을 노출시키는 절연막을 형성하는 것; 상기 절연막을 덮으며, 상기 제1 전극과 접하는 상부 금속막을 형성하는 것; 상기 상부 금속막 상에 상부 비아홀을 가지는 지지기판을 형성하는 것; 상기 지지기판 상에 상기 상부 비아홀 내로 연장된 상부 패드를 형성하는 것; 상기 기판을 관통하는 하부 비아홀을 형성하여, 상기 하부패드를 노출시키는 것; 및상기 기판의 하면을 덮으며, 상기 하부 비아홀 내로 연장되어 상기 하부패드와 접하는 하부 금속막을 형성하는 것을 포함하되, 상기 상부 패드는 상기 상부 금속막을 통하여 상기 제1 전극과 연결되는 반도체 장치 제조방법
3 3
제 1항에 있어서, 상기 하부 비아홀을 형성하는 것은: 상기 기판의 하면을 연마하는 것; 및상기 기판의 하면을 식각하여 상기 하부 패드를 노출시키는 것 포함하는 반도체 장치 제조방법
4 4
삭제
5 5
제 1항에 있어서, 상기 제1 전극 및 상기 제2 전극 중에서 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극이며, 상기 제3 전극은 게이트 전극인 반도체 장치 제조방법
6 6
제 1항에 있어서, 상기 제1 전극 및 상기 제2 전극 중에서 어느 하나는 에미터 전극이고, 다른 하나는 컬렉터 전극이며, 상기 제3 전극은 베이스 전극인 반도체 장치 제조방법
7 7
서로 대향되는 상면 및 하면을 가지고, 그 내부를 관통하는 하부 비아홀을 가지는 기판; 상기 기판의 상면에 배치되며, 개구부를 가지는 에피층;상기 개구부 내에 배치된 하부 패드; 상기 에피층 상에 제공되며, 제1 전극, 제2 전극, 및 제3 전극을 포함하는 반도체 칩; 및상기 기판의 하면을 덮으며, 상기 하부 비아홀을 통해 상기 하부 패드와 연결된 하부 금속막을 포함하되, 상기 개구부는 상기 기판의 상면을 노출시키고, 상기 하부 패드는: 상기 제2 전극과 접하는 제1 면;상기 제1 면과 대향하는 제2 면; 및그리고 상기 제1 면과 상기 제2 면을 잇는 측면을 포함하고, 상기 측면은 상기 에피층에 접하는 반도체 장치
8 8
삭제
9 9
제 7항에 있어서, 상기 반도체 칩 상에 제공되어, 상기 제1 전극을 노출시키는 절연막; 상기 절연막을 덮으며, 상기 제1 전극과 연결된 상부 금속막;상기 상부 금속막 상에 배치되고, 상부 비아홀을 가지는 지지기판; 및상기 지지기판 상에 배치되어, 상기 상부 비아홀 내로 연장된 상부 패드를 더 포함하되, 상기 상부 비아홀은 상기 상부 금속막을 노출시키는 반도체 장치
10 10
제 7항에 있어서, 상기 제1 전극은 드레인 전극이고,상기 제2 전극은 소스 전극이고, 상기 제3 전극은 게이트 전극인 반도체 장치
11 11
서로 대향되는 상면 및 하면을 가지는 기판; 상기 기판의 상면 상에 제공되어, 제1 전극, 제2 전극, 및 제3 전극을 포함하는 반도체칩; 상기 반도체 칩 상에 제공되고, 상기 제1 전극과 전기적으로 연결된 상부 금속막;상기 상부 금속막 상에 배치된 지지기판;상기 지지기판 상에 배치되어, 상기 상부 금속막과 전기적으로 연결되는 상부 패드; 상기 기판 및 상기 제2 전극 사이에 개재된 하부패드; 및상기 기판의 하면을 덮는 하부 금속막을 포함하되, 상기 기판은 상기 하부 패드를 노출시키는 하부 비아홀을 가지고, 상기 하부 금속막은 상기 하부 비아홀 내로 연장되어, 상기 하부 패드와 접촉하는 반도체 장치
12 12
제 11항에 있어서, 상기 기판의 상면 상에 차례로 적층된 버퍼층 및 채널층을 더 포함하는 반도체 장치
13 13
제 12항에 있어서, 상기 하부패드는상기 제2 전극과 접하는 제1 면;상기 제1 면과 이격되며, 상기 기판의 상면과 접하는 제2 면; 및상기 제1 면 및 제2 면을 잇는 측면을 포함하되, 상기 측면은 상기 버퍼층 및 상기 채널층에 접하는 반도체 장치
14 14
제 11항에 있어서, 상기 상부 금속막은: 상기 제1 전극과 접하는 제1 상부금속막 및 상기 제2 전극과 접하는 제2 상부금속막을 포함하고, 상기 제1 상부 금속막은 상기 제2 상부금속막과 이격배치된 반도체 장치
15 15
제 11항에 있어서, 상기 상부패드는 상기 제1 전극과 수직적으로 이격된 반도체 장치
16 16
제 11항에 있어서, 상기 제1 전극 및 상기 제2 전극 중에서 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극이고, 상기 제3 전극은 게이트 전극인 반도체 장치
17 17
제 11항에 있어서,상기 기판은 10 내지 100μm의 두께를 가지는 반도체 장치
지정국 정보가 없습니다
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1 US09159612 US 미국 FAMILY
2 US09490214 US 미국 FAMILY
3 US20140103539 US 미국 FAMILY
4 US20150380354 US 미국 FAMILY

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순번 연구부처 주관기관 연구사업 연구과제
1 지식경제부 한국전자통신연구원 산업원천기술개발사업(ETRI지원사업) 차세대 데이터센터용 에너지절감 반도체 기술