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부정형 고 전자 이동도 트랜지스터의 제조 방법

  • 기술번호 : KST2015094828
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 부정형 고 전자 이동도 트랜지스터의 제조 방법에 관한 것으로, 채널층을 구비하며 최상부에 캡층이 형성된 기판을 준비하는 단계, 상기 캡층 상에 소스 및 드레인을 형성하는 단계, 전체 상부면에 제 1 보호막을 형성한 후 채널영역의 상기 캡층이 노출되도록 상기 제 1 보호막을 패터닝하는 단계, 노출된 부분의 상기 캡층을 제거하여 제 1 리세스 구조를 형성하는 단계, 전체 상부면에 제 2 보호막을 형성한 후 상기 제 1 리세스 구조 내의 상기 기판이 노출되도록 상기 제 2 보호막을 패터닝하여 제 2 리세스 구조를 형성하는 단계, 전체 상부면에 다층 구조의 감광막을 형성한 후 상기 제 2 리세스 구조를 통해 상기 기판이 노출되며 게이트 모양의 개구부를 갖도록 상기 다층 구조의 감광막을 패터닝하는 단계, 상기 개구부가 매립되도록 금속을 증착한 후 상기 다층 구조의 감광막을 제거하여 상기 제 2 리세스 구조를 통해 상기 기판과 연결되는 게이트를 형성하는 단계를 포함한다.고 전자 이동도, 보호막, 건식 식각, 이중 리세스 구조, 게이트 길이
Int. CL H01L 29/778 (2006.01)
CPC
출원번호/일자 1020050084755 (2005.09.12)
출원인 한국전자통신연구원
등록번호/일자 10-0631051-0000 (2006.09.26)
공개번호/일자
공고번호/일자 (20061004) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2005.09.12)
심사청구항수 9

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 임종원 대한민국 대전 유성구
2 안호균 대한민국 대전 유성구
3 지홍구 대한민국 대전 유성구
4 장우진 대한민국 대전 서구
5 문재경 대한민국 대전 유성구
6 김해천 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2005.09.12 수리 (Accepted) 1-1-2005-0508769-26
2 선행기술조사의뢰서
Request for Prior Art Search		 2006.08.09 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2006.09.14 수리 (Accepted) 9-1-2006-0060665-90
4 등록결정서
Decision to grant		 2006.09.25 발송처리완료 (Completion of Transmission) 9-5-2006-0553671-87
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1
채널층을 구비하며 최상부에 캡층이 형성된 기판을 준비하는 단계,상기 캡층 상에 소스 및 드레인을 형성하는 단계,전체 상부면에 제 1 보호막을 형성한 후 채널영역의 상기 캡층이 노출되도록 상기 제 1 보호막을 패터닝하는 단계,노출된 부분의 상기 캡층을 제거하여 제 1 리세스 구조를 형성하는 단계,전체 상부면에 제 2 보호막을 형성한 후 상기 제 1 리세스 구조 내의 상기 기판이 노출되도록 상기 제 2 보호막을 패터닝하여 제 2 리세스 구조를 형성하는 단계,전체 상부면에 다층 구조의 감광막을 형성한 후 상기 제 2 리세스 구조를 통해 상기 기판이 노출되며 게이트 모양의 개구부를 갖도록 상기 다층 구조의 감광막을 패터닝하는 단계,상기 개구부가 매립되도록 금속을 증착한 후 상기 다층 구조의 감광막을 제거하여 상기 제 2 리세스 구조를 통해 상기 기판과 연결되는 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 부정형 고 전자 이동도 트랜지스터의 제조 방법
2 2
제 1 항에 있어서, 상기 제 1 및 제 2 보호막은 실리콘질화막 또는 실리콘산화막으로 형성하는 것을 특징으로 하는 부정형 고 전자 이동도 트랜지스터의 제조 방법
3 3
제 1 항에 있어서, 상기 제 1 및 제 2 보호막은 비등방성 식각 방법으로 패터닝하는 것을 특징으로 하는 부정형 고 전자 이동도 트랜지스터의 제조 방법
4 4
제 1 항에 있어서, 상기 제 1 및 제 2 보호막은 200 내지 500Å의 두께로 형성하는 것을 특징으로 하는 부정형 고 전자 이동도 트랜지스터의 제조 방법
5 5
제 1 항에 있어서, 상기 제 1 리세스 구조의 폭은 0
6 6
제 1 항에 있어서, 상기 다층 구조의 감광막은 PMMA/코-폴리머/PMMA 구조로 형성하는 것을 특징으로 하는 부정형 고 전자 이동도 트랜지스터의 제조 방법
7 7
제 1 항에 있어서, 상기 게이트 형태의 개구부는 티형 또는 버섯 형태로 형성하는 것을 특징으로 하는 부정형 고 전자 이동도 트랜지스터의 제조 방법
8 8
제 1 항에 있어서, 상기 다층 구조의 감광막을 패터닝하는 단계를 진행한 후 상기 개구부를 통해 노출되는 상기 기판의 일부 두께를 식각하는 단계를 더 포함하는 것을 특징으로 하는 부정형 고 전자 이동도 트랜지스터의 제조 방법
9 9
제 1 항에 있어서, 상기 다층 구조의 감광막은 리프트-오프 방법으로 제거하는 것을 특징으로 하는 부정형 고 전자 이동도 트랜지스터의 제조 방법
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