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부정형 고 전자 이동도 트랜지스터 제조방법

  • 기술번호 : KST2015096072
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 티형 게이트 전극을 갖는 부정형 고 전자 이동도 트랜지스터 제조 방법에 관한 것으로서, 에피 성장층이 성장된 기판 상에 소스 및 드레인 전극을 형성하는 단계; 상기 소스 및 드레인 전극이 형성된 상기 기판 전면에 보호막을 형성하는 단계; 상기 보호막 상에 제1 감광막을 형성한 후, 마스크 패턴을 이용하여 상기 기판의 상부가 노출되도록 상기 제1 감광막과 상기 보호막을 패터닝하는 단계; 상기 보호막 상에 남아있는 상기 제1 감광막을 제거한 후, 상기 기판 전면에 상기 보호막 패턴 폭보다 적은 미세 패턴을 갖는 제2 감광막을 형성하는 단계; 상기 미세 패턴을 이용하여 상기 남겨진 보호막을 식각한 후, 상기 제2 감광막을 제거하는 단계; 상기 기판 전면에 다층 구조의 제3 감광막을 형성한 후, 티자 형태의 게이트 전극이 형성되도록 상기 제3 감광막을 패터닝하는 단계; 상기 미세 패턴으로 식각된 상기 보호막을 통해 상기 기판의 상부를 식각하여 상기 기판 상면에 리세스를 형성하는 단계; 및 상기 리세스가 형성된 상기 기판 전면에 게이트 전극용 금속을 증착한 후, 상기 제3 감광막 및 상기 게이트 전극용 금속을 제거하여 상기 리세스를 통해 상기 기판과 연결되는 티자형 게이트 전극을 형성하는 단계를 포함한다. 이에 따라, 게이트 전극의 안정성을 향상시키고 소자의 활성영역을 보호하며, 티형 게이트의 다리 영역에만 보호막이 남게 하여 기생 캐패시턴스를 감소시킬 수 있다. 또한, 게이트 리세스 식각시 건식 식각 방법을 이용함으로써, 게이트 미세 선폭을 유지하고, 소스 저항을 감소시키고, 게이트-소스 및 게이트-드레인 캐패시턴스를 감소시켜 고주파 특성을 향상시킬 수 있다.부정형 고 전자 이동도 트랜지스터, 티형 게이트, 리세스 식각, 실리콘 질화막, 반응성 이온 식각, 유도 결합 플라즈마
Int. CL H01L 29/778 (2006.01)
CPC H01L 29/66462(2013.01) H01L 29/66462(2013.01) H01L 29/66462(2013.01) H01L 29/66462(2013.01)
출원번호/일자 1020070021795 (2007.03.06)
출원인 한국전자통신연구원
등록번호/일자 10-0849926-0000 (2008.07.28)
공개번호/일자 10-2008-0052136 (2008.06.11) 문서열기
공고번호/일자 (20080804) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보 대한민국  |   1020060122743   |   2006.12.06
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.03.06)
심사청구항수 13

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 임종원 대한민국 대전 유성구
2 안호균 대한민국 대전 유성구
3 지홍구 대한민국 대전 유성구
4 장우진 대한민국 대전 서구
5 문재경 대한민국 대전 유성구
6 김용원 대한민국 대전 유성구
7 김해천 대한민국 대전 유성구
8 유현규 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2007.03.06 수리 (Accepted) 1-1-2007-0183200-61
2 선행기술조사의뢰서
Request for Prior Art Search		 2007.12.17 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2008.01.11 수리 (Accepted) 9-1-2008-0000391-69
4 의견제출통지서
Notification of reason for refusal		 2008.01.25 발송처리완료 (Completion of Transmission) 9-5-2008-0040485-72
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2008.03.25 수리 (Accepted) 1-1-2008-0213804-11
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.03.25 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0213819-95
7 등록결정서
Decision to grant		 2008.07.25 발송처리완료 (Completion of Transmission) 9-5-2008-0390284-66
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
에피 성장층이 형성된 기판 상에 소스 및 드레인 전극을 형성하는 단계;상기 소스 및 드레인 전극이 형성된 상기 기판 전면에 보호막을 형성하는 단계;상기 보호막 상에 제1 감광막을 형성한 후, 마스크 패턴을 이용하여 상기 기판의 상부가 노출되도록 상기 제1 감광막과 상기 보호막을 패터닝하는 단계;상기 보호막 상에 남아있는 상기 제1 감광막을 제거한 후, 상기 기판 전면에 상기 보호막 패턴 폭보다 적은 미세 패턴을 갖는 제2 감광막을 형성하는 단계;상기 미세 패턴을 이용하여 상기 남겨진 보호막을 식각한 후, 상기 제2 감광막을 제거하는 단계;상기 기판 전면에 다층 구조의 제3 감광막을 형성한 후, 티자 형태의 게이트 전극이 형성되도록 상기 제3 감광막을 패터닝하는 단계;상기 미세 패턴으로 식각된 상기 보호막을 통해 상기 기판의 상부를 식각하여 상기 기판 상면에 리세스를 형성하는 단계; 및 상기 리세스가 형성된 상기 기판 전면에 게이트 전극용 금속을 증착한 후, 상기 제3 감광막 및 상기 게이트 전극용 금속을 제거하여 상기 리세스를 통해 상기 기판과 연결되는 티자형 게이트 전극을 형성하는 단계를 포함하는 부정형 고 전자 이동도 트랜지스터 제조방법
2 2
제1항에 있어서,상기 제1 감광막과 상기 보호막을 패터닝하는 단계는상기 제1 감광막을 노광 및 현상하여 패터닝하는 단계와,상기 패터닝된 제1 감광막을 이용하여 상기 보호막을 식각하는 단계를 포함하는 부정형 고 전자 이동도 트랜지스터 제조방법
3 3
제2항에 있어서, 상기 보호막을 식각하는 단계에서는 반응성 이온식각을 이용한 건식 식각 방법을 이용하는 부정형 고 전자 이동도 트랜지스터 제조방법
4 4
제3항에 있어서,상기 패터닝된 보호막의 선폭이 0
5 5
제1항에 있어서,상기 보호막은 실리콘 질화막 또는 실리콘 산화막을 이용하는 부정형 고전자 이동도 트랜지스터 제조방법
6 6
제5항에 있어서, 상기 보호막은 300 ~ 600Å 두께로 증착하는 부정형 고전자 이동도 트랜지스터 제조방법
7 7
제1항에 있어서,상기 제1 감광막은 형상 반전용(Image Revarasal) 감광막인 부정형 고전자 이동도 트랜지스터 제조방법
8 8
제1항에 있어서,상기 제2 감광막에 형성된 상기 미세 패턴은 마스크를 이용하여 전자빔을 조사한 후 형성된 전자빔 레지스트 패턴인 부정형 고 전자 이동도 트랜지스터 제조방법
9 9
제8항에 있어서,상기 미세 패턴은 0
10 10
제1항에 있어서,상기 리세스를 형성하는 단계에서는 유도 결합 플라즈마(ICP, Inductively Coupled Plasma) 또는 ECR(electron cyclotron resonance)을 이용한 건식식각을 이용하여 식각하는 부정형 고 전자 이동도 트랜지스터 제조방법
11 11
제1항에 있어서,상기 다층 구조의 제3 감광막을 패터닝하는 단계에서, 상기 제3 감광막의 각 층에 형성되는 패턴 폭은 상기 제2 감광막에 형성된 미세 패턴 폭보다 넓게 형성되는 부정형 고 전자 이동도 트랜지스터 제조방법
12 12
제11항에 있어서,상기 제3 감광막의 제1층에 형성된 패턴 폭은 0
13 13
제11항에 있어서,상기 제3 감광막은 PMMA/co-Polymer/PMMA구조로 형성하는 부정형 고 전자 이동도 트랜지스터 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.