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수퍼 접합 구조를 갖는 TDMOS 소자의 제조 방법

  • 기술번호 : KST2015099318
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 버퍼 영역과 필라 간의 오정렬을 막을 수 있고 공정수를 줄일 수 있는 수퍼 접합형 TDMOS 소자의 제조 방법에 관한 것이다. 본 발명의 TDMOS 소자 제조 방법은, 제1 도전형 기판상에 제1 도전형 층을 형성한 후 상기 제1 도전형 층을 관통하는 복수의 트렌치와 복수의 제1 도전형 필라를 형성하는 단계; 상기 제1 도전형 필라의 측면에 산화막을 형성하는 단계; 상기 제1 도전형 필라의 상면으로 제1 도전형 불순물을 이온주입하여 상기 제1 도전형 필라의 상부를 도핑하는 단계; 및 상기 제1 도전형 필라 측면의 산화막을 제거한 후 상기 트렌치를 매립하고 상기 제1 도전형 필라의 상면을 덮도록 제2 도전형 층을 형성함으로써, 상기 도핑된 제1 도전형 필라 상부로부터 불순물 확산에 의해 제1 도전형 버퍼 영역을 형성하는 단계를 포함한다. TDMOS, VDMOS, 트렌치 게이트 DMOS, 수퍼 접합, super junction
Int. CL H01L 29/78 (2006.01) H01L 21/336 (2006.01)
CPC H01L 29/1045(2013.01) H01L 29/1045(2013.01) H01L 29/1045(2013.01)
출원번호/일자 1020080129602 (2008.12.18)
출원인 한국전자통신연구원
등록번호/일자 10-1087139-0000 (2011.11.21)
공개번호/일자 10-2010-0070868 (2010.06.28) 문서열기
공고번호/일자 (20111125) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.12.18)
심사청구항수 10

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김용구 대한민국 대전광역시 유성구
2 구진근 대한민국 대전광역시 유성구
3 김상기 대한민국 대전광역시 유성구
4 강진영 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 특허법인씨엔에스 대한민국 서울 강남구 언주로 **길 **, 대림아크로텔 *층(도곡동)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2008.12.18 수리 (Accepted) 1-1-2008-0871823-23
2 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment
2008.12.19 수리 (Accepted) 1-1-2008-0872360-64
3 출원인정보변경(경정)신고서
Notification of change of applicant's information
2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
4 의견제출통지서
Notification of reason for refusal
2010.12.20 발송처리완료 (Completion of Transmission) 9-5-2010-0583906-97
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2011.02.17 수리 (Accepted) 1-1-2011-0115553-62
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2011.02.17 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2011-0115551-71
7 등록결정서
Decision to grant
2011.08.24 발송처리완료 (Completion of Transmission) 9-5-2011-0474529-98
8 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
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제1 도전형 기판상에 제1 도전형 층을 형성한 후 상기 제1 도전형 층을 이방성 식각하여 상기 제1 도전형 층을 관통하는 복수의 트렌치와 복수의 제1 도전형 필라를 형성하는 단계; 상기 제1 도전형 필라의 측면에 산화막을 형성하는 단계; 상기 제1 도전형 필라의 상면으로 제1 도전형 불순물을 이온주입하여 상기 제1 도전형 필라의 상부를 도핑하는 단계; 및 상기 제1 도전형 필라의 측면에 형성된 산화막을 제거한 후 상기 트렌치를 매립하고 상기 제1 도전형 필라의 상면을 덮도록 제2 도전형 층을 형성함으로써, 상기 도핑된 제1 도전형 필라 상부로부터 불순물 확산에 의해 제1 도전형 버퍼 영역을 형성하고, 상기 제1 도전형 버퍼 영역 상에 제2 도전형 바디 영역을 형성하는 단계를 포함하는 수퍼 접합 구조를 갖는 TDMOS 소자의 제조 방법
2 2
제1항에 있어서, 상기 제1 도전형 필라의 측면에 산화막을 형성하는 단계는, 상기 제1 도전형 필라가 형성된 상기 기판 전면을 열산화하여 상기 제1 도전형 필라의 측면 및 상면과 상기 트렌치 바닥면에 산화막을 형성하는 단계; 및 상기 산화막에 대해 이방성 식각을 실시하여 상기 제1 도전형 필라의 상면과 상기 트렌치 바닥면에 형성된 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 수퍼 접합 구조를 갖는 TDMOS 소자의 제조 방법
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제1항에 있어서, 제2 도전형 바디 영역을 형성하는 단계를 수행한 후 상기 제2 도전형 바디 영역 표면에 제2 도전형 불순물을 이온주입하여 제2 도전형 바디 컨택 영역을 형성하는 단계; 상기 제1 도전형 버퍼 영역에 이르는 트렌치 게이트를 형성하는 단계; 및 상기 제2 도전형 바디 영역 표면에 제1 도전형 불순물을 이온주입하여 제1 도전형 소스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수퍼 접합 구조를 갖는 TDMOS 소자의 제조 방법
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제3항에 있어서, 상기 제2 도전형 바디 컨택 영역을 형성하는 단계는, 상기 제2 도전형 바디 영역이 형성된 기판 전면 상에 산화막 및 질화막을 순차 형성하는 단계; 사진 식각 공정에 의해 상기 질화막을 선택적으로 식각하여 제2 도전형 바디 컨택 영역 형성부를 정의하는 단계; 및 상기 제2 도전형 바디 컨택 영역 형성부가 정의된 제2 도전형 바디 영역 표면에 제2 도전형 불순물을 이온주입하여 제2 도전형 바디 컨택 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 수퍼 접합 구조를 갖는 TDMOS 소자의 제조 방법
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제3항에 있어서, 상기 제2 도전형 바디 컨택 영역 형성 단계는, 상기 제2 도전형 바디 영역 표면에 보론을 이온주입하는 단계를 포함하는 것을 특징으로 하는 수퍼 접합 구조를 갖는 TDMOS 소자의 제조 방법
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제3항에 있어서, 상기 트렌치 게이트를 형성하는 단계는, 상기 제1 도전형 버퍼 영역 형성 후, 상기 제2 도전형 바디 영역을 선택적으로 식각함으로써 상기 제1 도전형 버퍼 영역에 이르는 게이트용 트렌치를 형성하는 단계; 상기 게이트용 트렌치의 측벽과 밑면에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막이 형성된 게이트용 트렌치를 매립하는 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 수퍼 접합 구조를 갖는 TDMOS 소자의 제조 방법
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제3항에 있어서, 제1 도전형 소스 영역을 형성하는 단계를 수행한 후 상기 제1 도전형 소스 영역이 형성된 기판 전면 상에 층간 절연막을 형성하고 이를 평탄화하는 단계; 상기 평탄화된 층간 절연막을 선택적으로 식각하여 상기 제1 도전형 소스 영역과 제2 도전형 바디 컨택 영역의 배선 접촉부를 오픈시키는 단계; 및 상기 오픈된 배선 접촉부가 형성된 기판 전면 상에 금속층을 증착하고 상기 금속층을 패터닝하여 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 수퍼 접합 구조를 갖는 TDMOS 소자의 제조 방법
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제7항에 있어서, 상기 평탄화하는 단계는, 상기 제1 도전형 소스 영역이 형성된 기판 전면 상에 TEOS 산화막과 BPSG 산화막을 도포하는 단계; 및 상기 TEOS 산화막과 BPSG 산화막을 열처리하여 평탄화하는 단계를 포함하는 것을 특징으로 하는 수퍼 접합 구조를 갖는 TDMOS 소자의 제조 방법
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제7항에 있어서, 상기 배선 접촉부를 오픈시키는 단계는, 상기 제2 도전형 바디 컨택 영역의 상면 전체와 제1 도전형 소스 영역의 상면 일부를 노출시키도록 상기 층간 절연막을 식각하는 단계; 및 상기 제2 도전형 바디 컨택 영역의 표면부를 습식 식각하는 단계를 포함하는 것을 특징으로 하는 수퍼 접합 구조를 갖는 TDMOS 소자의 제조 방법
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제1항에 있어서, 상기 제1 도전형 필라의 상부를 도핑하는 단계는 상기 제1 도전형 필라 상면으로 인(P) 또는 비소(As)를 이온주입하는 단계를 포함하는 것을 특징으로 하는 수퍼 접합 구조를 갖는 TDMOS 소자의 제조 방법
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1 지식경제부, 정보통신연구진흥원 한국전자통신연구원 IT융합기술인프라구축 IT융합기술인프라 구축