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반도체 기판; 상기 반도체 기판의 좌우에 형성되며 소자 분리를 위한 얕은 트렌치 분리 영역; 상기 얕은 트렌치 분리 영역의 좌우에 접촉하며, 중심을 향해 연장되어 있는 소스와 드레인을 위한 소스/드레인 영역; 상기 소스/드레인 영역의 표면 상에 형성되며, 게이트, 소스 및 드레인을 위한 패턴을 갖는 제1산화막; 상기 소스/드레인 영역 상의 상기 제1산화막의 게이트 패턴 부분의 측벽에 형성된 제1스페이서; 상기 제1스페이서와 상기 소스/드레인 영역의 측벽에 상기 반도체 기판을 향해 소정 깊이로 형성되며, 서로 소정의 거리를 두고 떨어져 있는 제2스페이서; 상기 소스/드레인 영역과 접촉되도록 형성되는 소스/드레인 확장 영역; 상기 제 2 스페이서 사이에 위치하는 게이트 전극; 및 상기 게이트 전극의 하부를 둘러싸며, 상기 게이트 전극과 함께 상기 소스/드레인 확장 영역을 관통하는 깊이로 형성된 게이트 절연막을 포함하는 모오스 트랜지스터
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제2항에 있어서, 상기 제 1 스페이서는 상기 소스/드레인 영역과 같거나 더 깊게 형성되고, 상기 제 2 스페이서는 상기 소스/드레인 확장 영역과 같거나 더 깊게 형성되는 모오스 트랜지스터
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제2항에 있어서, 상기 소스/드레인 영역은 p형 모오스 트랜지스터일 경우에는 p+ 영역으로 도핑되고 n형 모오스 트랜지스터일 경우에는 n+ 영역으로 도핑되는 모오스 트랜지스터
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제2항에 있어서, 상기 소스/드레인 영역상에 실리사이드층을 더 포함하는 모오스 트랜지스터
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반도체 기판의 좌우에 트렌치 분리 영역을 형성하고, 불순물 주입 공정을 통해 상기 각 얕은 트렌치 분리 영역에 접촉하면서 중심을 향해 연장되도록 소스/드레인 영역을 형성하는 제1공정; 전체 표면에 제1산화막을 증착한 후, 중심부의 소정 영역을 상기 소스/드레인 영역과 동일 이상의 깊이로 식각하고, 상기 각 소스/드레인 영역의 측벽에 제1스페이서를 각각 형성하는 제2공정; 상기 제1스페이서 사이의 공간을 상기 반도체층 내부의 소정 깊이로 식각한 후, 도핑된 산화막을 증착하여 상기 제1스페이서의 측벽에 제2스페이서를 형성하는 제3공정; 상기 제2스페이서 사이의 반도체 기판을 더욱 식각하여 게이트 절연막을 형성하는 제4공정; 상기 소스/드레인 영역과 접촉하는 소스/드레인 확장 영역을 상기 게이트 절연막 보다 낮은 깊이로 형성하는 제5공정; 상기 제2스페이서 사이에 폴리실리콘층을 증착하여 게이트 전극을 형성하는 제6공정; 및, 전체 표면에 제2산화막을 증착한 후, 소스와 드레인 전극을 형성할 영역을 식각하고, 금속 공정을 통해 상기 영역에 소스 전극과 드레인 전극을 형성하는 제7공정을 포함하는 모오스 트랜지스터의 제조 방법
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제7항에 있어서, 상기 제 1 스페이서는 상기 소스/드레인 영역과 같거나 더 깊게 형성되고, 상기 제 2 스페이서는 상기 소스/드레인 확장 영역과 같거나 더 깊게 형성되는 모오스 트랜지스터의 제조 방법
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제7항에 있어서, 상기 제6공정에서 상기 폴리실리콘층을 증착한 후, 그 상부 표면이 인접하는 스페이서보다 더 낮도록 에치 백 공정을 수행하는 공정을 더 포함하는 모오스 트랜지스터의 제조 방법
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제7항에 있어서, 상기 제2공정에서 상기 스페이서 사이의 간격은 나노미터 레벨로 조정되도록 상기 스페이서의 두께를 제어하는 모오스 트랜지스터의 제조 방법
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제7항에 있어서, 상기 제 1 스페이서 및/또는 제 2 스페이서의 두께는 상기 제1산화막의 증착 두께와 식각률을 조절함으로써 결정되는 모오스 트랜지스터의 제조 방법
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제7항에 있어서, 상기 제 1 스페이서 및/또는 제 2 스페이서의 두께는 상기 제1산화막의 증착 두께와 식각률을 조절함으로써 결정되는 모오스 트랜지스터의 제조 방법
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