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기판;상기 기판 상에 배치되며, 제1 측벽 및 상기 제1 측벽에 대향하는 제2 측벽을 갖는 하부 게이트 전극;상기 기판 및 상기 하부 게이트 전극을 덮는 하부 절연층;상기 하부 절연층 상의 반도체층;상기 반도체층 상에 직접(directly on) 배치되며 서로 이격되는 소스 및 드레인 전극들을 포함하되,상기 소스 전극은 상기 하부 게이트 전극의 상기 제1 측벽에 인접하여 배치되고, 상기 드레인 전극은 상기 게이트 전극의 제2 측벽에 인접하여 배치되며,상기 소스 및 드레인 전극들은 서로 마주보는 제3 측벽 및 제4 측벽을 각각 가지되, 상기 제1 측벽 및 상기 제3 측벽은 상기 기판의 상면에 수직한 일 방향으로 서로 정렬되고, 상기 제2 측벽 및 상기 제4 측벽은 상기 일 방향으로 서로 정렬되는 박막 트랜지스터
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제1 항에 있어서,상기 반도체층은 아연 산화물(Zinc Oxide), 아연 주석 산화물(Zinc Tin Oxide), 인듐 아연 산화물(Indium Zinc Oxide), 갈륨 아연 산화물(Gallium Zinc Oxide), 인듐 아연 주석 산화물(Indium Zin Tin Oxide), 및 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide) 중에서 적어도 하나를 포함하는 박막 트랜지스터
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제1 항에 있어서,상기 기판, 상기 하부 절연층, 상기 반도체층, 상기 소스 전극, 및 상기 드레인 전극은 투명한(transparent) 박막 트랜지스터
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제3 항에 있어서,상기 하부 게이트 전극은 텅스텐, 알루미늄, 구리, 백금, 금, 은, 티타늄, 및 몰리브덴 중 적어도 하나를 포함하는 박막 트랜지스터의 제조 방법
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제1 항에 있어서,상기 소스 및 드레인 전극들은 상기 하부 게이트 전극과 수직적으로 중첩되지 않는 박막 트랜지스터
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제1 항에 있어서,상기 반도체층, 상기 소스 전극, 및 상기 드레인 전극을 덮는 상부 절연층;상기 상부 절연층을 관통하여 상기 소스 전극과 전기적으로 연결되는 제1 배선 패턴; 및상기 상부 절연층을 관통하여 상기 드레인 전극과 전기적으로 연결되는 제2 배선 패턴을 더 포함하는 박막 트랜지스터
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제6 항에 있어서,상기 제1 배선 패턴 및 상기 제2 배선 패턴은 상기 하부 게이트 전극과 수직적으로 중첩되지 않는 박막 트랜지스터
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제6 항에 있어서,상기 제1 배선 패턴 및 상기 제2 배선 패턴 사이의 상기 상부 절연층 상에 배치되는 상부 게이트 전극을 더 포함하는 박막 트랜지스터
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제8 항에 있어서,상기 상부 게이트 전극은 상기 소스 및 드레인 전극들과 수직적으로 중첩되지 않는 박막 트랜지스터
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기판의 상면 상에 하부 게이트 전극을 형성하는 것;상기 하부 게이트 전극 상에 하부 절연층, 반도체층, 투명 도전층, 및 포토 레지스트층을 차례로 형성하는 것;상기 하부 게이트 전극을 마스크로 이용하여 상기 기판의 하면으로부터 상기 포토 레지스트층의 일부를 노광하는 것;상기 포토 레지스트층 중에서 노광되지 않은 부분을 제거하여 포토 레지스트 패턴을 형성하는 것;상기 포토 레지스트 패턴을 마스크로 이용하여 상기 투명 전도층을 식각함으로써 서로 이격되는 소스 및 드레인 전극들을 형성하는 것을 포함하되,상기 투명 전도층은 상기 반도체층 상에 직접(directly on) 형성되는 박막 트랜지스터의 제조 방법
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제10 항에 있어서,상기 반도체층은 아연 산화물(Zinc Oxide), 아연 주석 산화물(Zinc Tin Oxide), 인듐 아연 산화물(Indium Zinc Oxide), 갈륨 아연 산화물(Gallium Zinc Oxide), 인듐 아연 주석 산화물(Indium Zin Tin Oxide), 및 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide) 중에서 적어도 하나를 포함하는 박막 트랜지스터의 제조 방법
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제10 항에 있어서,상기 기판, 상기 하부 절연층, 상기 반도체층, 및 상기 투명 전도층은 투명한(transparent) 박막 트랜지스터의 제조 방법
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제12 항에 있어서,상기 하부 게이트 전극은 텅스텐, 알루미늄, 구리, 백금, 금, 은, 티타늄, 및 몰리브덴 중 적어도 하나를 포함하는 박막 트랜지스터의 제조 방법
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제10 항에 있어서,상기 반도체층, 상기 소스 전극, 및 상기 드레인 전극을 덮되, 상기 소스 전극 및 상기 드레인 전극의 일부를 노출하는 콘택 홀들을 갖는 상부 절연층을 형성하는 것;상기 콘택홀을 채우며 상기 상부 절연층을 덮는 상부 도전층을 형성하는 것; 및상기 상부 도전층을 패터닝하여 상기 소스 전극과 전기적으로 연결되는 제1 배선 패턴 및 상기 드레인 전극과 전기적으로 연결되는 제2 배선 패턴을 형성하는 것을 더 포함하는 박막 트랜지스터의 제조 방법
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제14 항에 있어서,상기 제1 배선 패턴 및 상기 제2 배선 패턴은 상기 하부 게이트 전극을 사이에 두고 서로 이격되는 박막 트랜지스터의 제조 방법
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제15 항에 있어서,상기 제1 배선 패턴 및 상기 제2 배선 패턴은 상기 하부 게이트 전극과 수직적으로 중첩되지 않는 박막 트랜지스터의 제조 방법
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제15 항에 있어서,상기 상부 도전층을 패터닝하는 것은 상기 제1 배선 패턴 및 상기 제2 배선 패턴 사이에 상부 게이트 전극을 형성하는 것을 포함하는 박막 트랜지스터의 제조 방법
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제16 항에 있어서,상기 상부 게이트 전극은 상기 소스 및 드레인 전극들과 수직적으로 중첩되지 않는 박막 트랜지스터의 제조 방법
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