맞춤기술찾기

이전대상기술

3 차원 비휘발성 메모리 소자 및 이의 제조 방법(3 dimensional non-volatile memory device and method of fabricating the same)

  • 기술번호 : KST2017018515
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 3 차원 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따르면, 기판; 상기 기판의 주면과 평행한 제 1 방향 및 상기 제 1 방향과 다른 제 2 방향으로 소정 간격을 두고 배열되는 반도체 기둥들; 상기 반도체 기둥들 중 상기 제 1 방향으로 배열된 반도체 기둥들 사이에 배치되고, 상기 제 1 방향과 상기 기판의 주면에 수직 방향으로 확장된 스트링 분리막; 상기 기판 상에 상기 수직 방향으로 반복 적층된 제 1 서브 전극들; 상기 스트링 분리막에 의해 상기 제 1 서브 전극들과 전기적으로 분리되고, 상기 기판 상에 상기 수직 방향으로 반복 적층된 제 2 서브 전극들; 및 상기 제 1 서브 전극과 상기 제 1 방향으로 배열된 반도체 기둥들 사이, 및 상기 제 2 서브 전극과 상기 제 1 방향으로 배열된 반도체 기둥들 사이의 정보 저장막을 포함하며, 상기 제 1 정보 저장막과 상기 제 1 서브 전극들에 의해 제 1 메모리 스트링이 제공되고 상기 제 2 정보 저장막과 상기 제 2 서브 전극들에 의해 제 2 메모리 스트링이 제공되며, 상기 제 1 메모리 스트링과 상기 제 2 메모리 스트링은 상기 제 1 방향으로 배열된 반도체 기둥들을 공유한다.
Int. CL H01L 27/115 (2017.01.01)
CPC H01L 27/11551(2013.01) H01L 27/11551(2013.01) H01L 27/11551(2013.01) H01L 27/11551(2013.01) H01L 27/11551(2013.01) H01L 27/11551(2013.01) H01L 27/11551(2013.01) H01L 27/11551(2013.01)
출원번호/일자 1020160061462 (2016.05.19)
출원인 연세대학교 산학협력단
등록번호/일자 10-1940374-0000 (2019.01.14)
공개번호/일자 10-2017-0130797 (2017.11.29) 문서열기
공고번호/일자 (20190411) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2016.05.19)
심사청구항수 10

출원인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 출원인 표입니다.
번호 이름 국적 주소
1 연세대학교 산학협력단 대한민국 서울특별시 서대문구

발명자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 발명자 표입니다.
번호 이름 국적 주소
1 손현철 대한민국 서울특별시 서대문구
2 나희도 대한민국 서울특별시 서대문구
3 김영모 대한민국 서울특별시 서대문구

대리인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 대리인 표입니다.
번호 이름 국적 주소
1 김권석 대한민국 서울특별시 서초구 논현로**, B동 *층(양재동, 삼호물산빌딩)(아이피맥스특허법률사무소)

최종권리자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 최종권리자 표입니다.
번호 이름 국적 주소
1 연세대학교 산학협력단 대한민국 서울특별시 서대문구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2016.05.19 수리 (Accepted) 1-1-2016-0481343-04
2 선행기술조사의뢰서
Request for Prior Art Search
2017.05.12 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2017.07.12 발송처리완료 (Completion of Transmission) 9-6-2017-0105609-84
4 의견제출통지서
Notification of reason for refusal
2017.07.17 발송처리완료 (Completion of Transmission) 9-5-2017-0497576-24
5 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2017.09.18 수리 (Accepted) 1-1-2017-0903701-68
6 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2017.10.17 수리 (Accepted) 1-1-2017-1021599-76
7 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2017.11.17 수리 (Accepted) 1-1-2017-1146254-83
8 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2017.12.18 수리 (Accepted) 1-1-2017-1257408-98
9 지정기간연장 관련 안내서
Notification for Extension of Designated Period
2017.12.21 발송처리완료 (Completion of Transmission) 1-5-2017-0184359-17
10 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2017.12.26 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2017-1293846-16
11 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2017.12.26 수리 (Accepted) 1-1-2017-1293838-40
12 의견제출통지서
Notification of reason for refusal
2018.05.31 발송처리완료 (Completion of Transmission) 9-5-2018-0369782-44
13 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2018.07.31 1-1-2018-0759103-19
14 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2018.07.31 수리 (Accepted) 1-1-2018-0756149-94
15 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2018.07.31 수리 (Accepted) 1-1-2018-0759069-54
16 면담 결과 기록서
2018.08.17 발송처리완료 (Completion of Transmission) 9-6-2018-0103268-06
17 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2018.08.31 수리 (Accepted) 1-1-2018-0868655-23
18 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2018.08.31 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2018-0868711-93
19 보정의취하간주안내문
2018.09.05 발송처리완료 (Completion of Transmission) 1-5-2018-0139200-68
20 등록결정서
Decision to grant
2019.01.07 발송처리완료 (Completion of Transmission) 9-5-2019-0016235-47
21 [명세서등 보정]보정서(심사관 직권보정)
2019.04.03 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2019-5009836-05
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판;상기 기판의 주면과 평행한 제 1 방향 및 상기 제 1 방향과 다른 제 2 방향으로 소정 간격을 두고 배열되는 반도체 기둥들;상기 반도체 기둥들 중 상기 제 1 방향으로 배열된 반도체 기둥들 사이에 배치되고, 상기 제 1 방향과 상기 기판의 주면에 수직 방향으로 확장된 스트링 분리막;상기 기판 상에 상기 수직 방향으로 반복 적층된 제 1 서브 전극들;상기 스트링 분리막에 의해 상기 제 1 서브 전극들과 전기적으로 분리되고, 상기 기판 상에 상기 수직 방향으로 반복 적층된 제 2 서브 전극들; 및상기 제 1 서브 전극과 상기 제 1 방향으로 배열된 반도체 기둥들 사이의 제 1 정보 저장막, 및 상기 제 2 서브 전극과 상기 제 1 방향으로 배열된 반도체 기둥들 사이의 제 2 정보 저장막들을 포함하며, 상기 제 1 및 제 2 정보 저장막들은, 상기 반도체 기둥 상의 터널링 절연막, 상기 터널링 절연막 상의 전하 저장층 및 상기 전하 저장층 상의 블로킹 절연막을 포함하고, 상기 터널링 절연막은 상기 반도체 기둥의 측벽을 따라 수직 방향으로 셀마다 분리되어, 상기 전하 저장층과 상기 블로킹 절연막을 둘러싸고,상기 정보 저장막은 상기 스트링 분리막의 측벽을 따라 수평 방향으로 확장되고,상기 제 1 정보 저장막과 상기 제 1 서브 전극들에 의해 제 1 메모리 스트링이 제공되고 상기 제 2 정보 저장막과 상기 제 2 서브 전극들에 의해 제 2 메모리 스트링이 제공되며, 상기 제 1 메모리 스트링과 상기 제 2 메모리 스트링은 상기 제 1 방향으로 배열된 반도체 기둥들을 공유하고,상기 제 1 메모리 스트링 및 제 2 메모리 스트링 중 적어도 하나의 일 단부와 결합하여 소오스 라인을 형성하는 불순물 영역이 배치되며,상기 제 1 정보 저장막과 상기 제 1 서브 전극 사이의 제 1 접촉 면인 제 1 원호 단면이 정의되고, 상기 제 2 정보 저장막과 상기 제 2 서브 전극 사이의 제 2 접촉 면인 제 2 원호 단면이 정의될 때, 상기 제 1 원호 단면의 중심으로부터 상기 제 1 접촉 면까지의 거리와 상기 제 2 원호 단면의 중심으로부터 제 2 접촉면까지의 거리는 모두 동일하면서, 상기 제 1 원호 단면과 상기 제 2 원호 단면의 중심은 상기 스트링 분리막의 두께보다 큰 간격을 갖는 3 차원 비휘발성 메모리 소자
2 2
제 1 항에 있어서, 상기 스트링 분리막은 일정한 두께의 평판 구조를 갖는 3 차원 비휘발성 메모리 소자
3 3
삭제
4 4
삭제
5 5
제 1 항에 있어서, 상기 제 1 서브 전극들 사이 및 상기 제 2 서브 전극들 사이에는 절연막 패턴이 삽입되고, 상기 절연막 패턴과 상기 스트링 분리막은 동일한 재료로 형성되는 3 차원 비휘발성 메모리 소자
6 6
제 1 항에 있어서, 상기 제 1 서브 전극들 사이 및 상기 제 2 서브 전극들 사이에는 절연막 패턴이 삽입되고, 상기 절연막 패턴과 상기 스트링 분리막은 식각 선택비를 갖는 서로 다른 재료로 형성된 3 차원 비휘발성 메모리 소자
7 7
삭제
8 8
삭제
9 9
삭제
10 10
제 1 항에 있어서, 상기 반도체 기둥은, 상기 수직 방향으로 연장된 코어 절연체 및 상기 코어 절연체 상에 형성된 반도체 층을 포함하는 3 차원 비휘발성 메모리 소자
11 11
제 10 항에 있어서, 상기 반도체 층은 폴리 실리콘을 포함하며, 상기 반도체 층의 두께는 8 nm 내지 12 nm의 범위 내인 3 차원 비휘발성 메모리 소자
12 12
제 1 항에 있어서, 상기 반도체 기둥은 직선형 또는 파이프형 BICs(pipe-shaped Bit Cost Scalable) 구조 또는 이의 조합 구조를 갖는 3 차원 비휘발성 메모리 소자
13 13
제 1 항에 있어서,상기 메모리 스트링은 NAND 플래시 메모리 소자를 구성하는 3 차원 비휘발성 메모리 소자
14 14
기판을 제공하는 단계;상기 기판 상에 절연막과 희생막을 교번하여 반복 적층하는 단계;상기 반복 적층된 절연막과 희생막을 상기 기판의 수직 방향으로 연속적으로 패터닝하여, 상기 기판에 평행한 제 1 방향과 상기 수직 방향으로 확장되고, 스트링 분리막이 형성될 제 1 트렌치 영역을 형성하는 단계;상기 제 1 트렌치 영역 내에 상기 스트링 분리막이 될 제 1 절연체를 채우는 단계;상기 제 1 절연체를 경과하여 상기 수직 방향으로 상기 반복 적층된 절연막과 상기 희생막을 관통하는 반도체 기둥들을 형성하는 단계;상기 제 1 방향과 다른 상기 기판에 평행한 제 2 방향으로 정렬된 상기 반도체 기둥들 사이를 분리하도록, 상기 반복 적층된 절연막과 희생막을 패터닝하여 상기 제 1 방향과 상기 수직 방향으로 확장된 제 2 트렌치 영역을 형성하고, 상기 반도체 기둥들이 관통하는 절연막 패턴과 희생막 패턴의 적층 구조를 형성하는 단계;상기 제 2 트렌치 영역을 통해 노출된 상기 적층 구조의 상기 희생막 패턴을 제거하여 적층된 절연막 패턴들 사이로 상기 반도체 기둥들의 측벽이 노출되는 셀 공간들을 형성하는 단계;상기 노출된 셀 공간들에 정보 저장막을 형성하는 단계; 및상기 정보 저장막이 형성된 셀 공간들의 적어도 일부를 채우는 도전막을 형성하는 단계를 포함하며,제 1 메모리 스트링 및 제 2 메모리 스트링 중 적어도 하나의 일 단부와 결합하여 소오스 라인을 형성하는 불순물 영역이 배치되고,상기 도전막은 상기 스트링 분리막에 의해 서로 전기적으로 분리되고 상기 기판 상에 상기 수직 방향으로 반복 적층된 제 1 및 제 2 서브 전극들을 포함하며,상기 정보 저장막은, 상기 제 1 서브 전극과 상기 제 1 방향으로 배열된 반도체 기둥들 사이의 제 1 정보 저장막, 및 상기 제 2 서브 전극과 상기 제 1 방향으로 배열된 반도체 기둥들 사이의 제 2 정보 저장막들을 포함하고, 상기 제 1 정보 저장막과 상기 제 1 서브 전극들에 의해 제 1 메모리 스트링이 제공되고, 상기 제 2 정보 저장막과 상기 제 2 서브 전극들에 의해 제 2 메모리 스트링이 제공되며, 상기 제 1 메모리 스트링과 상기 제 2 메모리 스트링은 상기 제 1 방향으로 배열된 반도체 기둥들을 공유하고,상기 제 1 정보 저장막과 상기 제 1 서브 전극 사이의 제 1 접촉 면인 제 1 원호 단면이 정의되고, 상기 제 2 정보 저장막과 상기 제 2 서브 전극 사이의 제 2 접촉 면인 제 2 원호 단면이 정의될 때, 상기 제 1 원호 단면의 중심으로부터 상기 제 1 접촉 면까지의 거리와 상기 제 2 원호 단면의 중심으로부터 제 2 접촉면까지의 거리는 모두 동일하면서, 상기 제 1 원호 단면과 상기 제 2 원호 단면의 중심은 상기 스트링 분리막의 두께보다 큰 간격을 갖는 3 차원 비휘발성 메모리 소자의 제조 방법
15 15
삭제
16 16
기판을 제공하는 단계;상기 기판 상에 절연막과 희생막을 교번하여 반복 적층하는 단계;상기 기판에 평행한 제 1 방향과 상기 제 1 방향과 다른 제 2 방향으로 이격되고, 상기 반복 적층된 절연막과 희생막을 연속적으로 관통하는 수직 방향의 반도체 기둥들을 형성하는 단계;상기 제 2 방향으로 정렬된 반도체 기둥들 사이를 분리하도록, 상기 반복 적층된 절연막과 희생막을 패터닝하여 상기 제 1 방향과 상기 수직 방향으로 확장된 제 1 트렌치 영역을 형성하고, 상기 반도체 기둥들이 관통하는 절연막 패턴과 희생막 패턴의 적층 구조를 형성하는 단계;상기 제 1 트렌치 영역을 통해 노출된 상기 적층 구조의 상기 희생막 패턴을 제거하되, 상기 제 1 방향으로 배열된 상기 반도체 기둥들 사이에 상기 희생막 패턴의 일부가 잔류하고, 상기 적층된 절연막 패턴들 사이로 상기 반도체 기둥들의 측벽이 노출되는 셀 공간들을 형성하는 단계;상기 노출된 셀 공간들에 정보 저장막을 형성하는 단계; 및상기 정보 저장막이 형성된 셀 공간들의 적어도 일부를 채우는 도전막을 형성하는 단계를 포함하며, 제 1 메모리 스트링 및 제 2 메모리 스트링 중 적어도 하나의 일 단부와 결합하여 소오스 라인을 형성하는 불순물 영역이 배치되고,상기 잔류된 희생막 패턴의 일부는 스트링 분리막을 제공하고,상기 도전막은 상기 스트링 분리막에 의해 서로 전기적으로 분리되고 상기 기판 상에 상기 수직 방향으로 반복 적층된 제 1 및 제 2 서브 전극들을 포함하며,상기 정보 저장막은, 상기 제 1 서브 전극과 상기 제 1 방향으로 배열된 반도체 기둥들 사이의 제 1 정보 저장막, 및 상기 제 2 서브 전극과 상기 제 1 방향으로 배열된 반도체 기둥들 사이의 제 2 정보 저장막들을 포함하고, 상기 제 1 정보 저장막과 상기 제 1 서브 전극들에 의해 제 1 메모리 스트링이 제공되고, 상기 제 2 정보 저장막과 상기 제 2 서브 전극들에 의해 제 2 메모리 스트링이 제공되며, 상기 제 1 메모리 스트링과 상기 제 2 메모리 스트링은 상기 제 1 방향으로 배열된 반도체 기둥들을 공유하고,상기 제 1 정보 저장막과 상기 제 1 서브 전극 사이의 제 1 접촉 면인 제 1 원호 단면이 정의되고, 상기 제 2 정보 저장막과 상기 제 2 서브 전극 사이의 제 2 접촉 면인 제 2 원호 단면이 정의될 때, 상기 제 1 원호 단면의 중심으로부터 상기 제 1 접촉 면까지의 거리와 상기 제 2 원호 단면의 중심으로부터 제 2 접촉면까지의 거리는 모두 동일하면서, 상기 제 1 원호 단면과 상기 제 2 원호 단면의 중심은 상기 스트링 분리막의 두께보다 큰 간격을 갖는 3 차원 비휘발성 메모리 소자의 제조 방법
17 17
삭제
지정국 정보가 없습니다
순번, 패밀리번호, 국가코드, 국가명, 종류의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 패밀리정보 - 패밀리정보 표입니다.
순번 패밀리번호 국가코드 국가명 종류
1 US10243000 US 미국 FAMILY
2 US20170338243 US 미국 FAMILY

DOCDB 패밀리 정보

순번, 패밀리번호, 국가코드, 국가명, 종류의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 패밀리정보 - DOCDB 패밀리 정보 표입니다.
순번 패밀리번호 국가코드 국가명 종류
1 US10243000 US 미국 DOCDBFAMILY
2 US2017338243 US 미국 DOCDBFAMILY
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 산업통상자원부 한국산업기술평가관리원 산업기술혁신사업 [RCMS] 차세대 CMOS를 위한 실리콘기반의 터널링 접합 및 이종접합 에피 기술 연구(3/5)(미래반도체소자)
2 산업통상자원부 한국산업기술평가관리원 산업기술혁신사업 [RCMS] 서울대/차세대 MEMORY용 3D 적층 신소자 및 핵심 소재 공정 기술 개발(5/5)(2010.03.01.~2015.02.28.)