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복수의 메모리 셀들을 포함하는 3 차원 강유전체 메모리 소자로서, 각 메모리 셀은, 기판 상에 수직 신장된 채널층;상기 채널 층 상의 정보 저장을 위한 셀간 개별화된 강유전체층; 상기 채널층과 상기 강유전체층 사이에 국지화되도록 셀간 개별화되고, 상기 강유전체층의 결정화를 돕는 결정화 시드(seed) 층; 및상기 강유전체층 상의 게이트 전극을 포함하는 3 차원 강유전체 메모리 소자
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제 1 항에 있어서상기 강유전체층은 상기 메모리 셀마다 개별화되는 3 차원 강유전체 메모리 소자
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제 1 항에 있어서상기 결정화 시드 층이 전기 도전성을 갖는 경우, 상기 채널층과 상기 결정화 시드 층 사이에 전기 절연층을 더 포함하는 3 차원 강유전체 메모리 소자
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제 3 항에 있어서상기 전기 절연층은 상기 채널층을 따라 인접하는 메모리 셀들로 확장된 3차원 강유전체 메모리 소자
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제 1 항에 있어서,상기 3차원 강유전체 메모리 소자는,상기 기판의 주면과 평행한 제 1 방향 및 상기 제 1 방향과 다른 제 2 방향으로 소정 간격을 두고 배열되는 복수의 코어 절연체 기둥들을 더 포함하며,상기 채널층은 각 코어 절연체 기둥의 측벽 상에 형성되며, 상기 채널층의 일부는 상기 기판과 접촉하는 3 차원 강유전체 메모리 소자
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제 5 항에 있어서상기 각 메모리 셀은 상기 각 코어 절연체 기둥을 따라 상기 기판 상에 수직 방향으로 반복 적층되어 메모리 스트링을 구성하는 3 차원 강유전체 메모리 소자
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제 6 항에 있어서상기 3차원 강유전체 메모리 소자는,상기 반복 적층된 각 메모리 셀간 층간 절연막 패턴을 더 포함하는 3 차원 강유전체 메모리 소자
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제 1 항에 있어서상기 강유전체층의 결정상은 사방정계 결정, 정방정계 결정 및 능면정계 결정으로 이루어진 군에서 선택되는 3차원 강유전체 메모리 소자
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제 1 항에 있어서, 상기 결정화 시드(seed) 층은 폴리실리콘, 텅스텐(W), 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 금(Au), 은(Ag), 베릴륨(Be), 비스무트(Bi), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 납(Pb), 로듐(Rh), 레늄(Re), 텔륨(Te), 아연(Zn), 지르코늄(Zr), 코발트(Co), 이리듐(Ir), 백금(Pt), 또는 이들의 합금, 이들의 산화물, 이들의 질화물, 또는 이들의 실리콘화물을 포함하는 것을 특징으로 하는 3차원 강유전체 메모리 소자
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제 1 항에 있어서, 상기 강유전체층은 HfZrO2, HfSiO2(Si-doped HfO2), HfAlO2(Al-doped HfO2), HfO2, HfSiON, ZrO2, ZrSiO2, HfZrSiO2, ZrSiON, LaAlO, HfDyO2, HfScO2, PVDF[poly (vinylidenefluoride)], P(VDF-TrFE)[poly(vinylidenefluoride-trifluoroethylene)], PZT(lead zirconate titanate), BTO (barium titanate), BLT(bismuth lanthanum titanate), SBT(strontium bismuth tantalate), SLT(near-stoichiometric lithium tantalate) 또는 이들의 조합 중 어느 하나를 포함하는 3차원 강유전체 메모리 소자
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제 1 항에 있어서, 상기 결정화 시드(seed) 층과 상기 게이트 전극은 동일한 재료로 형성되는 3 차원 강유전체 메모리 소자
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제 1 항에 있어서, 상기 채널층은 진성 실리콘을 포함하며, 8 nm 내지 12 nm 범위의 두께를 갖는 3 차원 강유전체 메모리 소자
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제 1 항에 있어서, 상기 강유전체층은 6 nm 내지 12 nm 범위의 두께를 갖는 3 차원 강유전체 메모리 소자
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제 1 항에 있어서, 상기 결정화 시드(seed) 층은 10 nm 내지 20 nm 범위의 두께를 갖는 3 차원 강유전체 메모리 소자
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기판 상에 서로 다른 식각비를 갖는 제 1 희생층 및 제 2 희생층을 복수회 반복 적층하여, 몰드 층 스택을 제공하는 단계; 상기 몰드 층 스택을 수직 관통하는 복수의 관통홀들을 형성하는 단계; 상기 복수의 관통홀들의 측벽에 결정화 시드 층을 형성하는 단계; 상기 결정화 시드 층 상에 반도체층을 형성하여 상기 기판 상에 수직 신장된 복수의 채널층들을 형성하는 단계; 상기 복수의 채널층들 사이에 상기 제 1 및 제 2 희생층들의 각 측벽을 노출시키는 복수의 제 1 트렌치들을 형성하는 단계; 상기 복수의 제 1 트렌치들을 통하여, 상기 제 1 희생층을 제거하여 셀 공간을 확보하는 단계; 상기 셀 공간 내에 노출된 상기 결정화 시드 층의 표면 상에 강유전체층을 형성하는 단계; 상기 셀 공간 내에 상기 강유전체층 상에 게이트 전극용 도전층을 매립하는 단계; 상기 복수의 채널층들 사이에 복수의 제 2 트렌치들을 형성하여, 상기 게이트 전극용 도전층을 개별화하여 게이트 전극들을 제공하는 단계;상기 복수의 제 2 트렌치들 내의 상기 게이트 전극들 사이에 노출된 상기 강유전체층의 일부를 식각하여, 상기 제 2 희생층의 표면을 노출시키는 단계;상기 노출된 제 2 희생층을 제거하여, 상기 결정화 시드 층의 일부를 노출시키는 단계; 및상기 노출된 결정화 시드 층의 일부를 제거하여, 개별화된 결정화 시드(seed) 층을 형성하는 단계를 포함하는 3 차원 강유전체 메모리 소자의 제조 방법
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제 15 항에 있어서, 상기 제 1 희생층은 실리콘 질화물(SiN)를 포함하고 상기 제 2 희생층은 실리콘 산화물(SiO2)을 포함하거나,상기 제 1 희생층은 실리콘 산화물(SiO2)을 포함하고 상기 제 2 희생층은 실리콘 질화물(SiN)을 포함하는 3 차원 강유전체 메모리 소자의 제조 방법
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제 15 항에 있어서, 상기 결정화 시드 층을 형성한 후, 상기 복수의 관통홀들 내에 노출된 상기 결정화 시드 층 상에 전기 절연막을 형성하는 단계; 상기 전기 절연막 상에 형성된 식각 보호용 절연막을 형성하는 단계;상기 식각 보호용 절연막과 상기 전기 절연막을 연속적으로 비등방 식각하여, 상기 전기 절연막과 상기 식각 보호용 절연막의 저부에 상기 기판의 콘택 영역을 노출시키기 위한 개구를 형성하는 단계; 및 상기 식각된 식각 보호용 절연막을 제거하는 단계를 더 포함하는 3 차원 강유전체 메모리 소자의 제조 방법
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제 17 항에 있어서, 상기 기판 상에 수직 신장된 복수의 채널층들을 형성한 후, SOD(Spin On Dielectric), 화학기상 증착 및 원자층 증착 중 어느 하나를 이용하여 상기 복수의 관통홀들 내에 코어 절연체 기둥을 형성하는 단계를 더 포함하는 3 차원 강유전체 메모리 소자의 제조 방법
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