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중간 배선층을 갖는 3차원 플래시 메모리 소자 및 그 제조 방법

  • 기술번호 : KST2019003485
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 중간 드레인 전극을 갖는 3차원 플래시 메모리 소자 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리 소자는, 일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링; 상기 적어도 하나의 스트링의 상부에 배치되는 상부 배선층; 상기 적어도 하나의 스트링의 중간 영역에서 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 및 상기 스트링의 하부에 배치되는 하부 배선층을 포함하고, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은, 드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용될 수 있다.
Int. CL H01L 27/11551 (2017.01.01) H01L 27/11521 (2017.01.01) H01L 27/11526 (2017.01.01) H01L 27/11578 (2017.01.01) H01L 27/11568 (2017.01.01) H01L 27/11573 (2017.01.01)
CPC
출원번호/일자 1020180043070 (2018.04.13)
출원인 한양대학교 산학협력단
등록번호/일자
공개번호/일자 10-2019-0040880 (2019.04.19) 문서열기
공고번호/일자 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보 대한민국  |   1020170130258   |   2017.10.11
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2018.04.13)
심사청구항수 23

출원인

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

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번호 이름 국적 주소
1 송윤흡 경기도 성남시 분당구

대리인

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번호 이름 국적 주소
1 양성보 대한민국 서울특별시 강남구 선릉로***길 ** (논현동) 삼성빌딩 *층(피앤티특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 삼성전자 주식회사 경기도 수원시 영통구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2018.04.13 수리 (Accepted) 1-1-2018-0368190-11
2 선행기술조사의뢰서
Request for Prior Art Search		 2018.11.09 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2019.01.09 수리 (Accepted) 9-1-2019-0001397-91
4 의견제출통지서
Notification of reason for refusal		 2019.04.19 발송처리완료 (Completion of Transmission) 9-5-2019-0285307-78
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2019.05.17 수리 (Accepted) 1-1-2019-0504377-33
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2019.05.17 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2019-0504378-89
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.05 수리 (Accepted) 4-1-2019-5155816-75
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.06 수리 (Accepted) 4-1-2019-5156285-09
9 의견제출통지서
Notification of reason for refusal		 2019.10.02 발송처리완료 (Completion of Transmission) 9-5-2019-0716124-18
10 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2019.10.07 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2019-1018458-45
11 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2019.10.07 수리 (Accepted) 1-1-2019-1018456-54
12 등록결정서
Decision to grant		 2019.12.27 발송처리완료 (Completion of Transmission) 9-5-2019-0935938-81
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링; 상기 스트링의 상부에 배치되는 상부 배선층; 상기 스트링의 중간 영역에서 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 및 상기 스트링의 하부에 배치되는 하부 배선층을 포함하고, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은, 드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용되며, 상기 복수의 전극층들이 연장 형성되는 방향에 직교하는 방향으로 연장 형성되고, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 상기 연장 형성되는 길이가 서로 다르도록 형성되는, 3차원 플래시 메모리 소자
2 2
삭제
3 3
삭제
4 4
일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링; 상기 스트링의 상부에 배치되는 상부 배선층; 상기 스트링의 중간 영역에서 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 및 상기 스트링의 하부에 배치되는 하부 배선층을 포함하고, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은, 상기 복수의 전극층들이 연장 형성되는 방향에 직교하는 방향으로 연장 형성되며, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 상기 연장 형성되는 길이가 서로 다르도록 계단 형상으로 형성되는, 3차원 플래시 메모리 소자
5 5
제4항에 있어서,상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은, 드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용되는, 3차원 플래시 메모리 소자
6 6
제1항 또는 제5항 중 어느 한 항에 있어서,상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은, 제어하고자 하는 메모리 셀을 사이에 두는 다른 배선층이 상기 드레인 전극 또는 상기 소스 전극 중 어느 하나로 사용됨에 응답하여, 상기 드레인 전극 또는 상기 소스 전극 중 상기 다른 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 적응적으로 사용되는, 3차원 플래시 메모리 소자
7 7
제6항에 있어서,상기 상부 배선층과 상기 적어도 하나의 중간 배선층 사이에 위치하는 메모리 셀을 제어하고자 하는 경우, 상기 상부 배선층은, 상기 드레인 전극 또는 상기 소스 전극 중 어느 하나로 임의로 사용되고, 상기 적어도 하나의 중간 배선층은, 상기 드레인 전극 또는 상기 소스 전극 중 상기 상부 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 사용되며, 상기 적어도 하나의 중간 배선층과 상기 하부 배선층 사이에 위치하는 메모리 셀을 제어하고자 하는 경우, 상기 적어도 하나의 중간 배선층은, 상기 드레인 전극 또는 상기 소스 전극 중 어느 하나로 임의로 사용되고, 상기 하부 배선층은, 상기 드레인 전극 또는 상기 소스 전극 중 상기 적어도 하나의 중간 배선층이 사용되는 어느 하나를 제외한 나머지 하나로 사용되는, 3차원 플래시 메모리 소자
8 8
제1항 또는 제4항 중 어느 한 항에 있어서,상기 상부 배선층 및 상기 적어도 하나의 중간 배선층은, 상기 복수의 전극층들이 그룹핑되는 적어도 두 개의 블록들에 각각 대응하도록 구비되는, 3차원 플래시 메모리 소자
9 9
제1항 또는 제4항 중 어느 한 항에 있어서,상기 채널층은, 상기 적어도 하나의 중간 배선층에 의해 적어도 일부가 관통되는, 3차원 플래시 메모리 소자
10 10
제1항 또는 제4항 중 어느 한 항에 있어서,상기 적어도 하나의 중간 배선층의 상면 또는 하면, 상기 상부 배선층의 하면 또는 상기 하부 배선층의 상면 중 적어도 하나의 면은, N+형 또는 N-형 중 적어도 하나로 도핑되는, 3차원 플래시 메모리 소자
11 11
제1항 또는 제4항 중 어느 한 항에 있어서,상기 3차원 플래시 메모리 소자에 복수의 스트링들이 포함되는 경우, 상기 복수의 스트링들은, 기판을 통해 서로 연결되는, 3차원 플래시 메모리 소자
12 12
제11항에 있어서,상기 3차원 플래시 메모리 소자에 복수의 스트링들이 포함되는 경우, 상기 하부 배선층들은, 상기 복수의 스트링들에 의해 공유되며 공통으로 사용되는, 3차원 플래시 메모리 소자
13 13
제1항 또는 제4항 중 어느 한 항에 있어서,상기 하부 배선층은, P형의 기판 베이스 상에 N+형으로 도핑된 컨택트를 포함하는 기판으로 구현되는, 3차원 플래시 메모리 소자
14 14
교대로 적층된 복수의 전극층들 및 복수의 층간 절연층들, 상기 복수의 전극층들 및 상기 복수의 층간 절연층들을 일 방향으로 관통하도록 연장 형성되는 채널층을 포함하는 스트링이 각각 형성된 복수의 반도체 구조체들을 준비하는 단계; 상기 복수의 반도체 구조체들 중 상기 스트링의 하부에 하부 배선층이 배치된 어느 하나의 반도체 구조체의 상부에 상기 복수의 반도체 구조체들 중 상기 스트링의 하부에 중간 배선층이 배치된 적어도 하나의 나머지 반도체 구조체를 적층하는 단계; 및 상기 어느 하나의 반도체 구조체에 적층된 상기 적어도 하나의 나머지 반도체 구조체에서 상기 스트링의 상부에 상부 배선층을 형성하는 단계를 포함하고, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각은, 드레인 전극 또는 소스 전극 중 어느 하나로 적응적으로 사용되는, 3차원 플래시 메모리 소자의 제조 방법
15 15
제14항에 있어서,상기 적어도 하나의 중간 배선층의 상면, 하면, 상기 상부 배선층의 하면 또는 상기 스트링의 하부에 배치되는 하부 배선층의 상면 중 적어도 하나의 면을 N+형 또는 N-형 중 적어도 하나로 도핑하는 단계를 더 포함하는 3차원 플래시 메모리 소자의 제조 방법
16 16
제15항에 있어서,상기 적어도 하나의 면을 N+형 또는 N-형 중 적어도 하나로 도핑하는 단계는, 상기 스트링의 채널층 상부를 통한 N+ 또는 N- 이온 주입 및 어닐링 공정을 이용하여, 상기 적어도 하나의 면을 N+형 또는 N-형 중 적어도 하나로 도핑하는 단계를 포함하는 3차원 플래시 메모리 소자의 제조 방법
17 17
제14항에 있어서,상기 복수의 반도체 구조체들을 준비하는 단계는, 적층 베이스의 상부에 금속층 및 N+형 도핑층을 순서대로 증착하는 단계; 상기 금속층 및 상기 N+형 도핑층의 영역 중 상기 적어도 하나의 나머지 반도체 구조체의 채널층이 형성될 영역에 해당하는 일부 영역을 제외한 나머지 영역을 에칭하는 단계; 상기 금속층 및 상기 N+형 도핑층의 일부 영역이 잔여하는 상기 적층 베이스의 상부에 층간 절연층을 형성하는 단계; 및 상기 N+형 도핑층이 노출되도록 상기 층간 절연층에 대해 CMP(Chemical Mechanical Polishing)를 수행하는 단계를 포함하는 3차원 플래시 메모리 소자의 제조 방법
18 18
제14항에 있어서,상기 복수의 반도체 구조체들을 준비하는 단계는, 적층 베이스의 상부에 적층된 상기 층간 절연층의 영역 중 상기 적어도 하나의 나머지 반도체 구조체의 채널층이 형성될 영역에 해당하는 일부 영역을 에칭하여 에칭 공간을 생성하는 단계; 상기 에칭 공간이 일부 높이까지만 채워지도록 상기 에칭 공간에 금속층을 증착하는 단계; 상기 층간 절연층의 영역 중 상기 금속층이 증착된 영역을 제외한 나머지 영역과 상기 금속층의 상부에 N+형 도핑층을 증착하는 단계; 및 상기 N+형 도핑층의 영역 중 상기 금속층의 상부에 해당하는 영역만이 잔여하도록 상기 N+형 도핑층에 대해 CMP를 수행하는 단계를 포함하는 3차원 플래시 메모리 소자의 제조 방법
19 19
제14항에 있어서,상기 복수의 반도체 구조체들을 준비하는 단계는, 적층 베이스의 상부에 적층된 상기 층간 절연층의 영역 중 상기 적어도 하나의 나머지 반도체 구조체의 채널층이 형성될 영역에 해당하는 일부 영역을 에칭하여 에칭 공간을 생성하는 단계; 상기 에칭 공간이 가득 채워지도록 상기 에칭 공간에 금속층을 증착하는 단계; 상기 층간 절연층의 영역과 상기 금속층의 상부에 N+형 도핑층을 증착하는 단계; 및 상기 N+형 도핑층의 영역 중 상기 금속층의 상부에 해당하는 영역만이 잔여하도록 상기 N+형 도핑층의 영역 중 상기 금속층의 상부에 해당하는 영역에 마스크를 배치하고 에칭하는 단계를 포함하는 3차원 플래시 메모리 소자의 제조 방법
20 20
제14항에 있어서,상기 어느 하나의 반도체 구조체의 상부에 상기 복수의 반도체 구조체들 중 상기 스트링의 하부에 적어도 하나의 중간 배선층이 배치된 적어도 하나의 나머지 반도체 구조체를 적층하는 단계는, 상기 어느 하나의 반도체 구조체 상 상기 스트링의 위치와 상기 적어도 하나의 나머지 반도체 구조체 상 상기 스트링의 위치가 일치하도록 상기 어느 하나의 반도체 구조체의 상부에 상기 적어도 하나의 나머지 반도체 구조체를 적층하는 단계인, 3차원 플래시 메모리 소자의 제조 방법
21 21
제14항에 있어서,상기 하부 배선층은, 상기 어느 하나의 반도체 구조체에서 상기 복수의 전극층들이 연장 형성되는 방향에 직교하는 방향으로 연장 형성되고, 상기 적어도 하나의 중간 배선층은, 상기 적어도 하나의 나머지 반도체 구조체에서 상기 복수의 전극층들이 연장 형성되는 방향에 직교하는 방향으로 연장 형성되며, 상기 적어도 하나의 나머지 반도체 구조체에서 상기 스트링의 상부에 상부 배선층을 형성하는 단계는, 상기 적어도 하나의 나머지 반도체 구조체에서 상기 복수의 전극층들이 연장 형성되는 방향에 직교하는 방향으로 상기 상부 배선층을 연장 형성하는 단계이고, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층은, 상기 연장 형성되는 길이가 서로 다르도록 계단 형상으로 형성되는, 3차원 플래시 메모리 소자의 제조 방법
22 22
일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링; 상기 스트링의 상부에 배치되는 상부 배선층; 상기 스트링의 중간 영역에서 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 및 상기 스트링의 하부에 배치되는 하부 배선층을 포함하는 3차원 플래시 메모리 소자의 프로그램 동작 방법에 있어서,상기 상부 배선층, 상기 적어도 하나의 중간 배선층 및 상기 하부 배선층 각각에 0V 전압 또는 프로그램 전압 대비 낮은 전압을 인가하는 단계; 및 제어하고자 하는 메모리 셀에 대응하는 전극층에 연결된 워드 라인에 프로그램 전압을 인가하여, 상기 메모리 셀에 대한 프로그래밍 동작을 수행하는 단계를 포함하는 3차원 플래시 메모리 소자의 프로그램 동작 방법
23 23
일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링; 상기 스트링의 상부에 배치되는 상부 배선층; 상기 스트링의 중간 영역에서 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 및 상기 스트링의 하부에 배치되는 하부 배선층을 포함하는 3차원 플래시 메모리 소자의 소거 동작 방법에 있어서,제어하고자 하는 메모리 셀에 따라, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 또는 상기 하부 배선층 중 적어도 하나 이상의 배선층에 소거 전압을 인가하는 단계; 및 상기 메모리 셀에 대응하는 전극층에 연결된 워드 라인에 0V 전압 또는 소거 전압 대비 낮은 전압을 인가하여, 상기 메모리 셀에 대한 소거 동작을 수행하는 단계를 포함하는 3차원 플래시 메모리 소자의 소거 동작 방법
24 24
일 방향으로 연장 형성되는 채널층과 상기 채널층에 대해 수직적으로 적층되는 복수의 전극층들을 포함하는 스트링; 상기 스트링의 상부에 배치되는 상부 배선층; 상기 스트링의 중간 영역에서 상기 복수의 전극층들 사이에 배치되는 적어도 하나의 중간 배선층; 및 상기 스트링의 하부에 배치되는 하부 배선층을 포함하는 3차원 플래시 메모리 소자의 읽기 동작 방법에 있어서,상기 복수의 전극층들이 그룹핑된 적어도 두 개의 블록들 중 제1 블록에서, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 또는 상기 하부 배선층 중 상기 제1 블록에 대응하는 두 개의 배선층들을 선택하는 단계; 상기 두 개의 배선층들 중 어느 하나의 배선층을 드레인 전극으로 사용하여 상기 어느 하나의 배선층에 프리 차지 전압을 인가하는 단계; 상기 제1 블록에 포함되는 적어도 하나의 전극층에 대응하는 적어도 하나의 메모리 셀을 순차적으로 센싱하는 단계; 상기 적어도 두 개의 블록들 중 제2 블록에서, 상기 상부 배선층, 상기 적어도 하나의 중간 배선층 또는 상기 하부 배선층 중 상기 제2 블록에 대응하는 두 개의 배선층들을 선택하는 단계; 상기 두 개의 배선층들 중 어느 하나의 배선층을 드레인 전극으로 사용하여 상기 어느 하나의 배선층에 프리 차지 전압을 인가하는 단계; 및 상기 제2 블록에 포함되는 적어도 하나의 전극층에 대응하는 적어도 하나의 메모리 셀을 순차적으로 센싱하는 단계를 포함하는 3차원 플래시 메모리 소자의 읽기 동작 방법
25 25
제24항에 있어서,상기 제2 블록에서 상기 어느 하나의 배선층에 프리 차지 전압을 인가하는 단계는, 상기 제2 블록에서의 프리 차지 전압이 인가되는 어느 하나의 배선층이 상기 제1 블록의 두 개의 배선층들 중 상기 제1 블록에서의 프리 차지 전압이 인가되는 어느 하나의 배선층을 제외한 나머지 하나의 배선층이 아닌 경우, 상기 제1 블록에 포함되는 적어도 하나의 전극층에 대응하는 적어도 하나의 메모리 셀을 순차적으로 센싱하는 단계와 동시에 수행되는 것을 특징으로 하는 3차원 플래시 메모리 소자의 읽기 동작 방법
지정국 정보가 없습니다
순번, 패밀리번호, 국가코드, 국가명, 종류의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 패밀리정보 - 패밀리정보 표입니다.
순번 패밀리번호 국가코드 국가명 종류
1 CN111133580 CN 중국 FAMILY
2 US20190355743 US 미국 FAMILY
3 WO2019074177 WO 세계지적재산권기구(WIPO) FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 CN111133580 CN 중국 DOCDBFAMILY
2 US2019355743 US 미국 DOCDBFAMILY
3 WO2019074177 WO 세계지적재산권기구(WIPO) DOCDBFAMILY
국가 R&D 정보가 없습니다.