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변형된 저마늄을 포함하는 반도체 소자의 제조 방법 및 이에 의해 제조된 반도체 소자

  • 기술번호 : KST2019011104
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 반도체 소자의 제조 방법은, 제1 기판상에, 저마늄(Ge)과 비교하여 격자 상수의 차이가 미리 설정된 문턱값 이하인 물질로 이루어진 희생층을 형성하는 단계; 상기 희생층상에 저마늄(Ge) 층을 형성하는 단계; 제2 기판상에 절연층을 형성하는 단계; 상기 저마늄(Ge) 층을 상기 절연층 상에 접합하는 단계; 및 상기 저마늄(Ge) 층이 상기 절연층에 접합된 상태에서, 상기 희생층을 식각함으로써 상기 희생층 및 상기 제1 기판을 제거하는 단계를 포함한다. 상기 반도체 소자의 제조 방법에 의하면, 에피택셜 리프트 오프(Epitaxial Lift-Off; ELO) 기법에 의하여 다양한 표면 방향을 가진 절연체상 저마늄(Germanium-on-Insulator; GeOI) 구조를 형성할 수 있고, 희생층의 격자 상수를 이용하여 저마늄(Ge) 층에 변형(strain)이 가해지도록 할 수 있다. 또한, 상기 반도체 소자의 제조 방법에 의할 경우 저마늄(Ge) 층의 표면 거칠기가 낮아 추가적인 연마(polishing) 과정을 필요로 하지 않으며, 저마늄(Ge) 층의 두께를 수 내지 수십 nm 이하의 얇은 두께로 제조할 수 있고, 희생층 성장에 사용된 기판은 분리하여 재사용할 수 있다.
Int. CL H01L 21/762 (2006.01.01) H01L 21/02 (2006.01.01) H01L 21/683 (2006.01.01)
CPC H01L 21/7624(2013.01) H01L 21/7624(2013.01) H01L 21/7624(2013.01) H01L 21/7624(2013.01)
출원번호/일자 1020160118034 (2016.09.13)
출원인 한국과학기술연구원
등록번호/일자 10-1889352-0000 (2018.08.10)
공개번호/일자 10-2018-0029663 (2018.03.21) 문서열기
공고번호/일자 (20180820) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2016.09.13)
심사청구항수 10

출원인

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번호 이름 국적 주소
1 한국과학기술연구원 대한민국 서울특별시 성북구

발명자

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번호 이름 국적 주소
1 김형준 대한민국 서울특별시 성북구
2 김상현 대한민국 서울특별시 성북구
3 심재필 대한민국 서울특별시 성북구
4 김연수 대한민국 서울특별시 성북구
5 임희정 대한민국 서울특별시 성북구

대리인

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번호 이름 국적 주소
1 김 순 영 대한민국 서울특별시 종로구 종로*길 **, **층 케이씨엘특허법률사무소 (수송동, 석탄회관빌딩)
2 김영철 대한민국 서울특별시 종로구 종로*길 **, **층 케이씨엘특허법률사무소 (수송동, 석탄회관빌딩)

최종권리자

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번호 이름 국적 주소
1 한국과학기술연구원 서울특별시 성북구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2016.09.13 수리 (Accepted) 1-1-2016-0894756-11
2 선행기술조사의뢰서
Request for Prior Art Search		 2017.05.12 수리 (Accepted) 9-1-9999-9999999-89
3 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2017.07.24 수리 (Accepted) 1-1-2017-0708164-75
4 선행기술조사보고서
Report of Prior Art Search		 2017.10.17 발송처리완료 (Completion of Transmission) 9-6-2017-0152242-12
5 의견제출통지서
Notification of reason for refusal		 2017.10.19 발송처리완료 (Completion of Transmission) 9-5-2017-0723095-66
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2017.11.27 수리 (Accepted) 1-1-2017-1179753-16
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2017.11.27 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2017-1179754-62
8 거절결정서
Decision to Refuse a Patent		 2018.03.16 발송처리완료 (Completion of Transmission) 9-5-2018-0185804-01
9 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2018.04.18 수리 (Accepted) 1-1-2018-0383544-77
10 [명세서등 보정]보정서(재심사)
Amendment to Description, etc(Reexamination)		 2018.04.18 보정승인 (Acceptance of amendment) 1-1-2018-0383545-12
11 등록결정서
Decision to Grant Registration		 2018.05.15 발송처리완료 (Completion of Transmission) 9-5-2018-0330331-75
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번호 청구항
1 1
제1 기판상에, 저마늄(Ge)과 비교하여 격자 상수의 차이가 미리 설정된 문턱값 이하인 물질로 이루어진 희생층을 형성하는 단계; 상기 희생층상에 저마늄(Ge) 층을 형성하는 단계; 제2 기판상에 절연층을 형성하는 단계; 상기 저마늄(Ge) 층을 상기 절연층 상에 접합하는 단계; 및 상기 저마늄(Ge) 층이 상기 절연층에 접합된 상태에서, 상기 희생층을 식각함으로써 상기 희생층 및 상기 제1 기판을 제거하는 단계를 포함하되,상기 저마늄(Ge) 층에는 상기 저마늄(Ge) 층과 상기 희생층의 격자 상수의 차이에 기초하여 결정되는 변형이 가해지는 반도체 소자의 제조 방법
2 2
제 1항에 있어서,상기 미리 설정된 문턱값은 저마늄(Ge)의 격자 상수의 5/100인 반도체 소자의 제조 방법
3 3
제 1항에 있어서,상기 희생층은, 인화알루미늄(AlP), 인화갈륨(GaP), 인화칼륨알루미늄(GaAlP), 실리콘(Si), 알루미늄비소(AlAs), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 인화인듐(InP), 인듐알루미늄비소(InAlAs)로 이루어지는 그룹으로부터 선택된 어느 하나 또는 이들의 2 이상의 조합을 포함하는 반도체 소자의 제조 방법
4 4
제 3항에 있어서,상기 희생층은 인듐알루미늄비소(InAlAs)로 이루어지며, 상기 희생층 내 인듐(In) 및 알루미늄(Al) 조성에 의하여 상기 저마늄(Ge) 층에 가해지는 변형의 크기가 결정되는 반도체 소자의 제조 방법
5 5
제 1항에 있어서,상기 저마늄(Ge) 층을 상기 절연층 상에 접합하는 단계 전에, 상기 희생층 및 상기 저마늄(Ge) 층을 미리 결정된 형상으로 패터닝하는 단계를 더 포함하는 반도체 소자의 제조 방법
6 6
제 5항에 있어서,상기 미리 결정된 형상은 일 방향으로 연장되는 복수 개의 띠 형상이며, 상기 저마늄(Ge) 층에는 일축이방성 변형이 가해지는 반도체 소자의 제조 방법
7 7
제 5항에 있어서,상기 미리 결정된 형상은 2차원 어레이 형태로 배열된 복수 개의 패턴으로 이루어지며, 상기 저마늄(Ge) 층에는 등방성 변형이 가해지는 반도체 소자의 제조 방법
8 8
제 1항에 있어서,상기 제1 기판은 III-V족 화합물 반도체로 이루어지며,상기 희생층은 에피택시 성장 방식으로 상기 제1 기판상에 형성되는 반도체 소자의 제조 방법
9 9
제 8항에 있어서,상기 제1 기판은 인화인듐(InP)을 포함하는 반도체 소자의 제조 방법
10 10
제 1항에 있어서,상기 제2 기판은 실리콘으로 이루어지는 반도체 소자의 제조 방법
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순번 연구부처 주관기관 연구사업 연구과제
1 미래창조과학부 한국과학기술연구원 개인연구지원 전사프린팅과 strain engineering을 이용한 실리콘 기판 상 III-V 화합물반도체 MOSFET 기술 개발
2 산업통상자원부 한국과학기술연구원 전자정보디바이스산업원천기술개발 실리콘 기판 상 III-V 화합물반도체 MOSFET 및 모놀리식 3차원 집적을 위한 전사공정 기술 개발