맞춤기술찾기

이전대상기술

산화물 반도체 박막 트랜지스터

  • 기술번호 : KST2021002921
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 산화물 반도체를 포함하는 박막 트랜지스터에 관한 것으로, 특히 넓은 파장대역의 빛을 감지할 수 있는 박막 트랜지스터에 관한 것이다. 이를 위하여 본 발명은, 제 1 반도체층과 제 2 반도체층을 포함하는 반도체층을 포함하며, 상기 제 1 반도체층은 산화물 반도체 물질을 포함하고, 상기 제 2 반도체층은 전이금속 칼코겐 화합물을 포함하며, 상기 제 1 반도체층과 제 2 반도체층은 접합되어 형성된 박막 트랜지스터를 제공한다.
Int. CL H01L 29/786 (2006.01.01)
CPC H01L 29/7869(2013.01) H01L 29/78606(2013.01) H01L 29/78618(2013.01) H01L 21/28568(2013.01)
출원번호/일자 1020190114069 (2019.09.17)
출원인 엘지디스플레이 주식회사, 한국과학기술원
등록번호/일자
공개번호/일자 10-2021-0032710 (2021.03.25) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 N
심사청구항수 7

출원인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 출원인 표입니다.
번호 이름 국적 주소
1 엘지디스플레이 주식회사 대한민국 서울특별시 영등포구
2 한국과학기술원 대한민국 대전광역시 유성구

발명자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 발명자 표입니다.
번호 이름 국적 주소
1 전상훈 경기도 파주시
2 지광환 경기도 파주시
3 장기석 경기도 파주시

대리인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 대리인 표입니다.
번호 이름 국적 주소
1 네이트특허법인 대한민국 서울특별시 강남구 역삼로 ***, ***호(역삼동, 하나빌딩)

최종권리자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 최종권리자 표입니다.
번호 이름 국적 주소
최종권리자 정보가 없습니다
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2019.09.17 수리 (Accepted) 1-1-2019-0948226-49
2 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
3 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
제 1 반도체층과 제 2 반도체층을 포함하는 반도체층을 포함하며,상기 제 1 반도체층은 산화물 반도체 물질을 포함하고,상기 제 2 반도체층은 전이금속 칼코겐 화합물을 포함하며,상기 제 1 반도체층과 제 2 반도체층은 접합되어 형성된 박막 트랜지스터
2 2
제 1 항에 있어서,게이트 전극과 게이트 절연층, 소스 전극, 드레인 전극을 더 포함하고,기판의 상부에 상기 게이트 전극이 배치되며,상기 게이트 전극의 상부에서 상기 게이트 절연층이 상기 게이트 전극을 덮으며 배치되고,상기 게이트 절연층의 상부에서 상기 게이트 전극이 위치하는 영역에 대응하여 상기 반도체층이 배치되며,상기 반도체층의 상부에서 상기 소스 전극 및 드레인 전극이 상기 반도체층의 양 끝단을 덮고 서로 이격하여 배치되며,상기 소스 전극 및 드레인 전극이 이격하는 영역을 통해 상기 반도체층을 노출시키는 박막 트랜지스터
3 3
제 1 항에 있어서,게이트 전극과 게이트 절연층, 소스 전극, 드레인 전극을 더 포함하고,기판의 상부에 상기 게이트 전극이 배치되며,상기 게이트 전극의 상부에서 상기 게이트 절연층이 상기 게이트 전극을 덮으며 배치되고,상기 게이트 절연층의 상부에서 상기 소스 전극 및 드레인 전극이 상기 게이트 전극의 양 끝단이 위치하는 영역에 대응해 서로 이격하여 배치되며,상기 게이트 절연층과 상기 소스 전극 및 드레인 전극의 상부에는 상기 반도체층이 배치되어 노출되는 박막 트랜지스터
4 4
제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,상기 제 1 반도체층은 IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), IGO(Indium Gallium Oxide), IAZO(Indium Aluminum Zinc Oxide)중 하나의 물질을 포함하는 박막 트랜지스터
5 5
제 4 항에 있어서,상기 제 2 반도체층은 MoS2(Molybdenum Disulfide), MoSe2(Molybdenum Diselenide), MoTe2(Molybdenum Ditelluride), WS2(Tungsten Disulfide), WSe2(Tungsten Diselenide), ZnO(Zinc Oxide) 중 하나의 물질을 포함하는 박막 트랜지스터
6 6
제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,상기 제 1 반도체층의 상부에 상기 제 2 반도체층이 배치되는 박막 트랜지스터
7 7
제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,상기 제 2 반도체층의 상부에 상기 제 1 반도체층이 배치되는 박막 트랜지스터
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.