| 1 |
1
플렉서블 기판; 상기 플렉서블 기판 상에 형성되고 채널 영역과 도전 영역을 포함하는 산화물 반도체 박막; 상기 산화물 반도체 박막의 상기 채널 영역 상에 형성되는 게이트 절연막; 상기 게이트 절연막 상에 형성되는 게이트 전극; 상기 게이트 전극과 상기 산화물 반도체 박막을 덮도록 형성되는 유기 층간 절연막; 및 상기 유기 층간 절연막 상에 형성되고 상기 산화물 반도체 박막의 상기 도전 영역과 전기적으로 연결되어 있는 소스/드레인 전극을 포함하는 박막 트랜지스터
|
| 2 |
2
제1항에 있어서,상기 게이트 전극과 상기 게이트 절연막은 동일한 평면 모양을 가지는 박막 트랜지스터
|
| 3 |
3
제1항에 있어서,상기 게이트 전극과 상기 게이트 절연막은 상기 산화물 반도체 박막의 상기 채널 영역과 중첩하고 상기 산화물 반도체 박막의 상기 도전 영역과 중첩하지 않는 박막 트랜지스터
|
| 4 |
4
제1항에 있어서,상기 산화물 반도체 박막의 상기 채널 영역 위에 위치하는 보호 절연막을 더 포함하는 박막 트랜지스터
|
| 5 |
5
제4항에 있어서,상기 보호 절연막은 상기 산화물 반도체 박막의 상기 채널 영역과 동일한 평면 모양을 가지는 박막 트랜지스터
|
| 6 |
6
제4항에 있어서,상기 보호 절연막, 상기 게이트 절연막 및 상기 게이트 전극은 각각 산화물을 포함하고,상기 보호 절연막, 상기 게이트 절연막 및 상기 게이트 전극은 산화물 스택을 형성하는 박막 트랜지스터
|
| 7 |
7
제6항에 있어서,상기 산화물 스택의 측면은 상기 유기 층간 절연막과 접촉하는 박막 트랜지스터
|
| 8 |
8
제1항에 있어서,상기 게이트 전극과 상기 게이트 절연막은 각각 산화물을 포함하고,상기 유기 층간 절연막의 영률은 상기 각 산화물의 영률보다 낮은 박막 트랜지스터
|
| 9 |
9
제1항에 있어서,상기 플렉서블 기판과 상기 산화물 반도체 박막 사이에 위치하는 유기물 버퍼층, 무기물 버퍼층 또는 이들의 조합을 더 포함하는 박막 트랜지스터
|
| 10 |
10
제1항에 있어서,상기 층간 절연막은 상기 층간 절연막을 관통하는 컨택 비아홀을 가지는 박막 트랜지스터
|
| 11 |
11
제1항 내지 제10항 중 어느 한 항에 따른 박막 트랜지스터를 포함하는 전자 소자
|
| 12 |
12
플렉서블 기판 상에 산화물 반도체 박막을 형성하는 단계, 상기 산화물 반도체 박막 상에 동일한 평면 모양을 가진 게이트 절연막과 게이트 전극을 형성하고 상기 산화물 반도체 박막의 적어도 일부를 노출하는 단계, 상기 게이트 전극과 산화물 반도체 박막을 덮도록 유기 층간 절연막을 형성하는 단계, 및 상기 산화물 반도체 박막의 노출 영역을 도핑하여 도전 영역을 형성하는 단계를 포함하는, 박막 트랜지스터의 제조방법
|
| 13 |
13
제12항에 있어서,상기 산화물 반도체 박막을 형성하는 단계 후에 보호 절연막을 형성하는 단계, 및상기 산화물 반도체 박막과 상기 보호 절연막을 동시에 에칭하는 단계를 더 포함하는 박막 트랜지스터의 제조방법
|
| 14 |
14
제13항에 있어서,상기 게이트 절연막과 상기 게이트 전극을 형성하는 단계는상기 게이트 절연막, 상기 게이트 전극 및 상기 보호 절연막을 동시에 에칭하는 단계를 포함하는 박막 트랜지스터의 제조방법
|
| 15 |
15
제12항에 있어서,상기 산화물 반도체 박막에 상기 도전 영역을 형성하는 단계는 상기 유기 층간 절연막을 형성하는 단계 전 또는 후에 수행하는 박막 트랜지스터의 제조방법
|
| 16 |
16
제12항에 있어서,상기 층간 절연막을 에칭하여 컨택 비아홀을 형성하는 단계, 및 상기 산화물 반도체 박막의 상기 도전 영역과 전기적으로 연결되는 소스 전극과 드레인 전극을 형성하는 단계를 추가로 포함하는 박막 트랜지스터의 제조방법
|
| 17 |
17
제12항에 있어서,상기 박막 트랜지스터의 제조시 각 단계에서의 온도는 150℃ 이하인 박막 트랜지스터의 제조방법
|
