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베이스 절연층 상에 제1상측 절연층, 제1상측 희생층, 제2상측 절연층, 제2상측 희생층, 및 상측 버퍼층을 포함한 상측 적층체를 형성하는 단계;상기 상측 적층체를 관통하는 제1수직홀들을 형성하는 단계;상기 제1수직홀들에 노출된 상기 제1 및 제2상측 희생층들, 상기 제1 및 제2상측 절연층들을 일부 제거하여 제1리세스부들을 형성하는 단계; 상기 제1리세스부들에 노출된 상기 제2상측 희생층을 더 제거하여 제2리세스부들을 형성하는 단계;상기 제1 및 제2리세스부들의 측면을 덮는 게이트 유전층 패턴들 및 채널층 패턴들을 형성하는 단계; 상기 채널층 패턴들을 덮고 상기 제1수직홀들을 채우는 바디 절연층을 형성하는 단계;상기 바디 절연층을 관통하면서 상기 채널층 패턴들의 일측 단부들을 노출하는 제2수직홀들을 형성하는 단계; 상기 제2수직홀들을 채우는 비트 라인 필라들을 형성하는 단계; 상기 비트 라인 필라들의 사이 부분을 가로질러 연장되고 상기 상측 적층체를 관통하는 제1트렌치를 형성하는 단계;상기 제1트렌치에 노출된 상기 제1상측 희생층을 제거하여 제3리세스부들을 형성하는 단계; 및상기 제3리세스부들을 채우는 워드 라인들을 형성하는 단계;를 포함하는 반도체 소자 제조 방법
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제1항에 있어서, 상기 제1트렌치에 노출된 상기 제2상측 희생층을 제거하여 제4리세스부를 형성하는 단계;상기 제1트렌치에 노출된 상기 상측 버퍼층을 제거하여 상기 제4리세스부에 연결된 제5리세스부를 형성하는 단계; 및상기 제4 및 제5리세스부들을 채우는 플레이트 라인들을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법
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제2항에 있어서, 상기 워드 라인, 상기 게이트 유전층 패턴 및 채널층 패턴의 상기 워드 라인에 중첩된 부분들, 및 상기 비트 라인 필라는 상부 셀 트랜지스터를 구성하고, 상기 플레이트 라인, 및 상기 게이트 유전층 패턴 및 채널층 패턴의 상기 플레이트 라인에 중첩된 부분들은 상부 셀 커패시터를 구성하는 반도체 소자 제조 방법
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제3항에 있어서, 상기 채널층 패턴은 상기 상부 셀 커패시터를 상기 상부 셀 트랜지스터에 전기적으로 연결시키고, 상기 상부 셀 트랜지스터를 상기 비트 라인 필라에 전기적으로 연결시키는 반도체 소자 제조 방법
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제4항에 있어서, 상기 채널층 패턴은 반도체 물질의 층을 포함하는 반도체 소자 제조 방법
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제3항에 있어서, 상기 베이스 절연층 아래에 상기 상부 셀 트랜지스터 및 상기 상부 셀 커패시터가 역전된 형상을 가지는 하부 셀 트랜지스터 및 하부 셀 커패시터가 형성되는 반도체 소자 제조 방법
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제2항에 있어서, 상기 플레이트 라인들 및 상기 제2상측 절연층의 일부 부분들을 제거하여 상기 워드 라인의 일부 부분을 노출하는 계단 형상을 형성하는 단계; 상기 계단 형상을 채우는 절연 필러를 형성하는 단계; 상기 비트 라인 필라를 사이에 두고 상기 계단 형상의 반대측에 상기 베이스 절연층을 관통하는 제2트렌치를 형성하는 단계; 상기 제2트렌치에 노출된 상기 워드 라인들의 일부 부분을 제거하여 제6리세스부들을 형성하는 단계;상기 제6리세스부들을 채워 상기 워드 라인들을 상기 제2트렌치와 분리시키는 중간 절연층을 형성하는 단계; 및상기 제2트렌치를 채워 상기 플레이트 라인들을 서로 연결시키는 공통 플레이트를 형성하는 단계;를 더 포함하는 반도체 소자 제조 방법
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제7항에 있어서, 상기 공통 플레이트에 접속되는 플레이트 콘택 플러그; 및 상기 계단 형상에 노출된 상기 워드 라인에 접속된 워드 라인 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 소자 제조 방법
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제7항에 있어서, 상기 계단 형상을 형성하는 단계는 상기 플레이트 라인의 일부 부분을 노출하는 포토레지스트 제1패턴을 형성하는 단계;상기 포토레지스트 제1패턴을 식각 마스크로 사용하여 상기 플레이트 라인, 상기 제2상측 절연층, 및 상기 워드 라인의 일부 부분들을 선택적으로 제거하여 상기 제1상측 절연층의 일부 부분을 노출하는 단계; 상기 포토레지스트 제1패턴을 쉬링크시켜 포토레지스트 제2패턴을 형성하는 단계; 및상기 포토레지스트 제2패턴을 식각 마스크로 사용하여, 상기 플레이트 라인 및 상기 제2상측 절연층의 다른 일부 부분들을 선택적으로 더 제거하여, 상기 워드 라인의 다른 일부 부분을 노출하는 단계를 더 포함하는 반도체 소자 제조 방법
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제1항에 있어서, 상기 베이스 절연층 아래에상기 상측 적층체가 역전된 형상을 가지는 하측 적층체를 형성하는 단계를 더 포함하는 반도체 소자 제조 방법
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제1항에 있어서, 상기 제1상측 희생층과 상기 제2상측 희생층은서로 다른 조성의 실리콘 질화물층들을 각각 포함하는 반도체 소자 제조 방법
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제1항에 있어서, 상기 상측 버퍼층은 폴리실리콘층을 포함하는 반도체 소자 제조 방법
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제1항에 있어서, 상기 제1 및 제2상측 절연층들은실리콘 산화물층을 포함하여 형성되고,상기 베이스 절연층은 상기 제1 및 제2상측 절연층들 보다 더 치밀한 실리콘 산화물층을 포함하여 형성되는 반도체 소자 제조 방법
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하측 버퍼층, 제2하측 희생층, 제2하측 절연층, 제1하측 희생층, 및 제1하측 절연층을 포함한 하측 적층체를 형성하는 단계; 상기 하측 적층체 상에 베이스 절연층을 형성하는 단계;상기 베이스 절연층 상에 제1상측 절연층, 제1상측 희생층, 제2상측 절연층, 제2상측 희생층, 및 상측 버퍼층을 포함한 상측 적층체를 형성하는 단계;상기 상측 및 하측 적층체, 상기 베이스 절연층를 관통하는 제1수직홀들을 형성하는 단계;상기 제1수직홀들에 노출된 상기 제1 및 제2상측 희생층들, 상기 제1 및 제2상측 절연층들, 상기 제1 및 제2하측 희생층들, 상기 제1 및 제2하측 절연층들을 일부 제거하여 제1리세스부들을 형성하는 단계; 상기 제1리세스부들에 노출된 상기 제2하측 및 제2상측 희생층들을 더 제거하여 제2리세스부들을 형성하는 단계;상기 제1 및 제2리세스부들의 측면을 덮는 게이트 유전층 패턴들 및 채널층 패턴들을 형성하는 단계; 상기 채널층 패턴들을 덮고 상기 제1수직홀들을 채우는 바디 절연층을 형성하는 단계;상기 바디 절연층을 관통하면서 상기 채널층 패턴들의 일측 단부들을 노출하는 제2수직홀들을 형성하는 단계; 상기 제2수직홀들을 채우는 비트 라인 필라들을 형성하는 단계; 상기 비트 라인 필라들의 사이 부분을 가로질러 연장되고 상기 상측 및 하측 적층체들을 관통하는 제1트렌치를 형성하는 단계;상기 제1트렌치에 노출된 상기 제1상측 및 상기 제1하측 희생층들을 제거하여 제3리세스부들을 형성하는 단계; 및상기 제3리세스부들을 채우는 워드 라인들을 형성하는 단계; 를 포함하는 반도체 소자 제조 방법
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제14항에 있어서, 상기 제1트렌치에 노출된 상기 제2상측 및 상기 제2하측 희생층들을 제거하여 제4리세스부들을 형성하는 단계;상기 제1트렌치에 노출된 상기 상측 및 하측 버퍼층들을 제거하여 상기 제4리세스부들에 연결된 제5리세스부들을 형성하는 단계; 및 상기 제4 및 제5리세스부들을 채우는 플레이트 라인들을 형성하는 단계;를 더 포함하는 반도체 소자 제조 방법
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제15항에 있어서, 상기 플레이트 라인들 및 상기 제2상측 및 상기 제1하측 절연층들의 일부 부분들을 제거하여 상기 워드 라인들의 일부 부분들을 노출하는 계단 형상을 형성하는 단계; 상기 계단 형상을 채우는 절연 필러를 형성하는 단계; 상기 비트 라인 필라를 사이에 두고 상기 계단 형상의 반대측에 제2트렌치를 형성하는 단계; 상기 제2트렌치에 노출된 상기 워드 라인들의 일부 부분들을 제거하여 제6리세스부들을 형성하는 단계;상기 제6리세스부들을 채워 상기 워드 라인들을 상기 제2트렌치와 분리시키는 중간 절연층들을 형성하는 단계; 및상기 제2트렌치를 채워 상기 플레이트 라인들을 서로 연결시키는 공통 플레이트를 형성하는 단계;를 더 포함하는 반도체 소자 제조 방법
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제16항에 있어서, 상기 공통 플레이트에 접속되는 플레이트 콘택 플러그; 및 상기 계단 형상에 노출된 상기 워드 라인에 접속된 워드 라인 콘택 플러그를 형성하는 단계를 더 포함하는 반도체 소자 제조 방법
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제16항에 있어서, 상기 계단 형상을 형성하는 단계는 최상층에 위치하는 상기 플레이트 라인의 일부 부분을 노출하는 포토레지스트 제1패턴을 형성하는 단계;상기 포토레지스트 제1패턴을 식각 마스크로 사용하여 상기 최상층의 플레이트 라인, 상기 제2상측 절연층, 및 상기 워드 라인의 일부 부분들을 선택적으로 제거하여 상기 제1상측 절연층의 일부 부분을 노출하는 단계; 상기 포토레지스트 제1패턴을 쉬링크시켜 포토레지스트 제2패턴을 형성하는 단계; 및상기 포토레지스트 제2패턴을 식각 마스크로 사용하여, 상기 최상층의 플레이트 라인, 상기 제2상측 절연층의 다른 일부 부분들, 상기 제1상측 절연층의 일부 부분, 상기 베이스 절연층의 일부 부분, 및 상기 제1하측 절연층의 일부 부분을 선택적으로 더 제거하여, 상기 워드 라인들의 다른 일부 부분들을 노출하는 단계를 더 포함하는 반도체 소자 제조 방법
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수직한 비트 라인 필라;상기 비트 라인 필라의 외주면을 감싸는 베이스부, 상기 베이스부로부터 측방향으로 1차 돌출된 제1돌출부, 및상기 제1돌출부로부터 측방향으로 2차 돌출된 제2돌출부를 포함한 바디 절연층; 상기 바디 절연층의 외주면을 덮도록 수직하게 연장된 채널층 패턴;상기 채널층 패턴을 덮는 게이트 유전층 패턴;상기 바디 절연층의 상기 제1돌출부에 측면이 중첩되도록 연장된 워드 라인; 및상기 바디 절연층의 상기 제2돌출부 상에 중첩되록 연장된 플레이트 라인;을 포함한 상부 셀을 포함하고, 상기 채널층 패턴의 일 단부가 상기 비트 라인 필라에 접속한 반도체 소자
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제19항에 있어서,상기 상부 셀 아래에상기 상부 셀에 역전된 형상을 가지는 하부 셀을 더 포함하는 반도체 소자
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