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식각 불량을 개선하는 3차원 플래시 메모리 및 그 제조 방법

  • 기술번호 : KST2023006013
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 식각 불량을 개선하는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 실시예들에 따른 3차원 플래시 메모리의 제조 방법은 채널 홀들을 서로 연결하는 적어도 하나의 수직 연결 패턴이 형성되는 공간인 적어도 하나의 수직 연결 트렌치가 기 설정된 값 이상의 너비를 갖게 됨에 따라, ONO 패턴 중 적어도 하나의 패턴을 기 설정된 값 이상의 두께를 갖는 고유전율(High-K) 물질로 형성하는 방식 또는 적어도 하나의 수직 연결 트렌치 내에 희생막을 연장 형성하는 방식 중 어느 하나의 방식을 활용함을 특징으로 한다.
Int. CL H10B 43/30 (2023.01.01) H10B 43/27 (2023.01.01) H10B 43/40 (2023.01.01) H10B 43/50 (2023.01.01)
CPC H10B 43/30(2013.01) H10B 43/27(2013.01) H10B 43/40(2013.01) H10B 43/50(2013.01)
출원번호/일자 1020220014989 (2022.02.04)
출원인 한양대학교 산학협력단
등록번호/일자
공개번호/일자 10-2023-0118412 (2023.08.11) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분 국내출원/신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2022.02.04)
심사청구항수 5

출원인

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

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번호 이름 국적 주소
1 송윤흡 서울특별시 성동구
2 심재민 서울특별시 성동구

대리인

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번호 이름 국적 주소
1 양성보 대한민국 서울특별시 강남구 선릉로***길 ** (논현동) 삼성빌딩 *층(피앤티특허법률사무소)

최종권리자

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번호 이름 국적 주소
최종권리자 정보가 없습니다
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2022.02.04 수리 (Accepted) 1-1-2022-0129092-78
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번호 청구항
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수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들 및 워드 라인들을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 상기 수직 방향으로 채널 홀들을 연장 형성하는 단계; 상기 채널 홀들이 수평 평면 상에서 서로 연결되도록 상기 반도체 구조체에 상기 수직 방향으로 기 설정된 값 이상의 너비를 갖는 적어도 하나의 수직 연결 트렌치를 연장 형성하는 단계; 상기 채널 홀들 내에 상기 수직 방향으로 ONO 패턴 및 수직 채널 패턴을 각각 포함하는 수직 채널 구조체들을 연장 형성하는 단계; 및 상기 적어도 하나의 수직 연결 트렌치 내에 상기 수직 방향으로 적어도 하나의 수직 연결 패턴을 연장 형성하는 단계를 포함하고, 상기 적어도 하나의 수직 연결 패턴을 연장 형성하는 단계는, 상기 ONO 패턴을 구성하는 터널 산화 패턴(Tunnel Oxide Pattern), 전하 저장 패턴(Nitride Pattern) 또는 블로킹 산화 패턴(Blocking Oxide Pattern) 중 기 설정된 값 이상의 두께를 갖는 고유전율(High-K) 물질로 형성되는 적어도 하나의 패턴으로 상기 적어도 하나의 수직 연결 패턴을 구성하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법
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수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들 및 희생층들을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 상기 수직 방향으로 채널 홀들을 연장 형성하는 단계; 상기 채널 홀들이 수평 평면 상에서 서로 연결되도록 상기 반도체 구조체에 상기 수직 방향으로 기 설정된 값 이상의 너비를 갖는 적어도 하나의 수직 연결 트렌치를 연장 형성하는 단계; 상기 채널 홀들 내에 상기 수직 방향으로 ONO 패턴 및 수직 채널 패턴을 각각 포함하는 수직 채널 구조체들을 연장 형성하는 단계; 상기 적어도 하나의 수직 연결 트렌치 내에 상기 수직 방향으로 적어도 하나의 수직 연결 패턴을 연장 형성하는 단계; 및 상기 반도체 구조체에서 상기 희생층들을 제거하여 상기 희생층들이 제거된 공간들에 워드 라인들을 형성하는 단계를 포함하고, 상기 적어도 하나의 수직 연결 패턴을 연장 형성하는 단계는, 상기 ONO 패턴을 구성하는 터널 산화 패턴(Tunnel Oxide Pattern), 전하 저장 패턴(Nitride Pattern) 또는 블로킹 산화 패턴(Blocking Oxide Pattern) 중 기 설정된 값 이상의 두께를 갖는 고유전율(High-K) 물질로 형성되는 적어도 하나의 패턴으로 상기 적어도 하나의 수직 연결 패턴을 구성하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법
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제1항 또는 제2항 중 어느 한 항에 있어서,상기 수직 채널 구조체들을 연장 형성하는 단계 및 상기 적어도 하나의 수직 연결 패턴을 연장 형성하는 단계는, 동일한 공정을 통해 동시에 수행되는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법
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수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들 및 희생층들을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 상기 수직 방향으로 채널 홀들을 연장 형성하는 단계; 상기 채널 홀들이 수평 평면 상에서 서로 연결되도록 상기 반도체 구조체에 상기 수직 방향으로 기 설정된 값 이상의 너비를 갖는 적어도 하나의 수직 연결 트렌치를 연장 형성하는 단계; 상기 채널 홀들 및 상기 적어도 하나의 수직 연결 트렌치 내에 희생막을 연장 형성하는 단계; 상기 희생막이 연장 형성된 상기 채널 홀들 내에 상기 수직 방향으로 ONO 패턴 및 수직 채널 패턴을 각각 포함하는 수직 채널 구조체들을 연장 형성하는 단계; 상기 희생막이 연장 형성된 상기 적어도 하나의 수직 연결 트렌치 내에 상기 수직 방향으로 적어도 하나의 수직 연결 패턴을 연장 형성하는 단계; 상기 반도체 구조체에서 상기 희생층들 및 상기 희생막을 제거하여 상기 희생층들 및 상기 희생막이 제거된 공간들에 워드 라인들을 형성하는 단계를 포함하는 3차원 플래시 메모리의 제조 방법
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제4항에 있어서,상기 수직 채널 구조체들을 연장 형성하는 단계 및 상기 적어도 하나의 수직 연결 패턴을 연장 형성하는 단계는, 동일한 공정을 통해 동시에 수행되는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
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