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핀 형태의 반도체 패턴 및 가운데가 오목한 드레인 영역을 갖는 터널링 전계 효과 트랜지스터

  • 기술번호 : KST2023010829
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 측면은 터널링 전계 효과 트랜지스터를 제공한다. 상기 터널링 전계 효과 트랜지스터는 기판 상에 배치된 소자분리막에 의해 정의되고 상기 소자분리막의 상부면보다 상부로 돌출된 핀-형태를 갖고, 채널 영역과 이의 양측에 제1 도전형 영역을 갖는 소오스 영역과 제2 도전형 영역을 갖는 드레인 영역을 각각 구비하는 반도체 패턴을 포함한다. 상기 채널 영역의 상부면 상에 배치되고 상기 채널 영역의 제1 측벽, 및 상기 채널 영역의 제1 측벽을 마주보는 상기 채널 영역의 제2 측벽 상으로 게이트 전극이 연장된다. 상기 채널 영역과 상기 게이트 전극 사이에 게이트 절연막이 개재된다. 상기 소오스 영역에 소오스 전극이 접속한다. 상기 드레인 영역에 드레인 전극이 접속한다. 상기 드레인 영역은 상기 채널 영역의 제1 측벽 및 이에 인접한 영역으로부터 연장된 제1 서브영역과 상기 채널 영역의 제2 측벽 및 이에 인접한 영역으로부터 연장된 제2 서브영역을 구비하고, 상기 제1 서브영역의 제1 폭과 상기 제2 서브영역의 제2 폭의 합은 상기 채널 영역의 폭 대비 작다.
Int. CL H01L 29/739 (2006.01.01) H01L 29/66 (2006.01.01)
CPC H01L 29/7391(2013.01) H01L 29/66356(2013.01)
출원번호/일자 1020220062209 (2022.05.20)
출원인 한양대학교 산학협력단
등록번호/일자
공개번호/일자 10-2023-0162387 (2023.11.28) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분 국내출원/신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2022.05.20)
심사청구항수 8

출원인

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

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번호 이름 국적 주소
1 홍진표 서울시 성동구

대리인

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번호 이름 국적 주소
1 특허법인이상 대한민국 서울특별시 서초구 바우뫼로 ***(양재동, 우도빌딩 *층)

최종권리자

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1 [특허출원]특허출원서
[Patent Application] Patent Application		 2022.05.20 수리 (Accepted) 1-1-2022-0537378-34
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번호 청구항
1 1
기판 상에 배치된 소자분리막에 의해 정의되고 상기 소자분리막의 상부면보다 상부로 돌출된 핀-형태를 갖고, 채널 영역과 이의 양측에 제1 도전형 영역을 갖는 소오스 영역과 제2 도전형 영역을 갖는 드레인 영역을 각각 구비하는 반도체 패턴;상기 채널 영역의 상부면 상에 배치되고 상기 채널 영역의 제1 측벽, 및 상기 채널 영역의 제1 측벽을 마주보는 상기 채널 영역의 제2 측벽 상으로 연장된 게이트 전극;상기 채널 영역과 상기 게이트 전극 사이에 개재된 게이트 절연막;상기 소오스 영역에 접속하는 소오스 전극; 및상기 드레인 영역에 접속하는 드레인 전극을 구비하고,상기 드레인 영역은 상기 채널 영역의 제1 측벽 및 이에 인접한 영역으로부터 연장된 제1 서브영역과 상기 채널 영역의 제2 측벽 및 이에 인접한 영역으로부터 연장된 제2 서브영역을 구비하고, 상기 제1 서브영역의 제1 폭과 상기 제2 서브영역의 제2 폭의 합은 상기 채널 영역의 폭 대비 작은, 터널링 전계 효과 트랜지스터
2 2
청구항 1에 있어서,상기 제1 서브영역의 제1 측벽은 상기 채널 영역의 제1 측벽과 동일 평면 내에 위치하고, 상기 제2 서브영역의 제2 측벽은 상기 채널 영역의 제2 측벽과 동일 평면 내에 위치하는 터널링 전계 효과 트랜지스터
3 3
청구항 1 또는 청구항 2에 있어서,상기 제1 서브영역과 상기 제2 서브영역 중 적어도 어느 하나의 상부면은 상기 채널 영역의 상부면과 동일 평면 내에 위치하는 터널링 전계 효과 트랜지스터
4 4
청구항 1 또는 청구항 2에 있어서,상기 제1 서브영역과 상기 제2 서브영역 중 적어도 어느 하나의 높이는 상기 채널 영역의 높이 대비 낮은 터널링 전계 효과 트랜지스터
5 5
청구항 1에 있어서,상기 제1 도전형 영역은 상기 소오스 전극에 의해 유도된 제1 도전형의 전하 플라즈마 영역인 터널링 전계 효과 트랜지스터
6 6
청구항 5에 있어서,상기 소오스 전극은 상기 소오스 영역의 일함수 대비 일함수가 큰 금속 전극이고, 상기 제1 도전형의 전하 플라즈마는 정공 플라즈마이고, 상기 제1 도전형 영역은 p형 영역인, 터널링 전계 효과 트랜지스터
7 7
청구항 1에 있어서,상기 제2 도전형 영역은 상기 드레인 전극에 의해 유도된 제2 도전형의 전하 플라즈마 영역인 터널링 전계 효과 트랜지스터
8 8
청구항 7에 있어서,상기 드레인 전극은 상기 드레인 영역의 일함수 대비 일함수가 작은 금속 전극이고, 상기 제2 도전형의 전하 플라즈마는 전자 플라즈마이고, 상기 제2 도전형 영역은 n형 드레인 영역인, 터널링 전계 효과 트랜지스터
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