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컴퓨터로 구현되는 TFHE(Torus Fully Homomorphic Encryption) 가속화 장치에 있어서,메모리에 포함된 컴퓨터 판독가능한 명령들을 실행하도록 구성된 적어도 하나의 프로세서를 포함하고,상기 적어도 하나의 프로세서는,서로 다른 코어(core)가 동일한 부트스트래핑 키 세트(bootstrapping key set)를 사용하여 서로 다른 암호문(ciphertext)을 처리하는 디바이스-레벨 배칭(device-level batching), 및 각 코어가 동일한 부트스트래핑 키 세트를 사용하여 연속적인 암호문 스트림을 처리하는 코어-레벨 배칭(core-level batching)을 기초로 PBS(programmable bootstrapping)의 단일 블라인드 회전(single blind rotation)에 대한 배치 사이즈(batch size)를 확장하는 가속기를 포함하는 TFHE 가속화 장치
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제1항에 있어서,상기 가속기는,상기 코어-레벨 배칭의 스트리밍 암호문 처리를 위한 완전 파이프라인 기능 유닛(fully-pipelined functional unit)으로, 각 블라인드 회전 반복(blind rotation iteration) 내에서 병렬성 레벨(parallelism level)을 사용하는 기능 유닛을 포함하는 것을 특징으로 하는 TFHE 가속화 장치
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제2항에 있어서,상기 병렬성 레벨은 테스트-벡터 행렬(test-vector matrix)에서 병렬 처리 가능한 행의 수를 나타내는 TvLP(test-vector level parallelism), 상기 테스트-벡터 행렬에서 병렬 처리 가능한 다항식의 수를 나타내는 PLP(polynomial level parallelism), 상기 테스트-벡터 행렬에서 병렬 처리 가능한 계수의 수를 나타내는 CLP(coefficient level parallelism), 및 부트스트래핑-키 행렬(bootstrapping-key matrix)에서 병렬 처리 가능한 출력 행렬의 수를 나타내는 CoLP(column level parallelism)를 포함하는 것을 특징으로 하는 TFHE 가속화 장치
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제3항에 있어서,상기 PBS의 처리량(throughput)을 고려하여 상기 병렬성 레벨의 우선순위가 TvLP, CLP, PLP, CoLP 순으로 지정되는 것을 특징으로 하는 TFHE 가속화 장치
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제3항에 있어서,상기 가속기는,키 스위칭(keyswitching) 처리를 위해 상기 병렬성 레벨로서 TvLP, CLP, CoLP을 사용하고,TvLP는 코어 수에 따라 결정되고, CLP는 PBS 계산에서 기능 유닛의 처리량과 일치하도록 설정되고, CoLP는 HBM(High Bandwidth Memory)의 모든 채널을 활용 가능한 크기로 설정되는 것을 특징으로 하는 TFHE 가속화 장치
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제1항에 있어서,상기 가속기는,복수 개의 HSC(homomorphic streaming cores), 키 및 암호문을 저장하기 위한 글로벌 스크래치 패드(global scratchpad), HSC에 키를 배포하기 위한 NoC(network-on-chip), 및 외부 메모리로서의 HBM(high bandwidth memory)을 포함하고,각 HSC는 각 블라인드 회전 반복 내에서 병렬성 레벨을 사용하는 기능 유닛으로 다항식 네거티브 회전 및 감산을 수행하는 회전 유닛(rotator unit), 입력 다항식을 복수 개의 작은 값 다항식으로 분해하는 분해 유닛(decomposer unit), 다항식을 주파수 영역으로 변환하기 위한 FFT 유닛과 IFFT 유닛, 다항식 간에 요소별 곱셈을 수행하고 부분 합을 누적하기 위한 VMA 유닛(vector multiply-add unit), 및 모든 부분 합계 값을 집계하기 위한 어큐뮬레이터 유닛(accumulator unit)을 포함하는 것을 특징으로 하는 TFHE 가속화 장치
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제6항에 있어서,각 HSC는 상기 기능 유닛이 해당 HSC 내에서 인스턴스화되어 상기 PBS 및 키 스위칭 작업을 실행하는 역할을 하는 것으로, 테스트 벡터 및 암호문을 저장하기 위한 로컬 스크래치 패드(local scratchpad), 그리고 PBS 클러스터와 키 스위치 클러스터(keyswitch cluster)로 구성된 컴퓨팅 클러스터를 포함하고,상기 PBS 클러스터는 암호문 스트림을 처리하기 위해 상기 회전 유닛, 상기 분해 유닛, 상기 FFT 유닛, 상기 VMA 유닛, 상기 IFFT 유닛, 상기 어큐뮬레이터 유닛의 6단계 파이프라인 기능 유닛으로 구성되고,상기 키 스위치 클러스터는 상기 분해 유닛, 상기 VMA 유닛, 상기 어큐뮬레이터 유닛의 3단계 파이프라인 기능 유닛으로 구성되는 것을 특징으로 하는 TFHE 가속화 장치
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제7항에 있어서,상기 PBS 클러스터에 포함된 상기 FFT 유닛과 상기 IFFT 유닛 간의 워크로드를 위해 다항식 누적이 주파수 영역과 시간 영역으로 분할되는 것을 특징으로 하는 TFHE 가속화 장치
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제6항에 있어서,상기 글로벌 스크래치 패드는 모든 코어 간에 공유 가능한 부트스트랩 키(bootstrapping key)와 키 스위칭 키(keyswitching key)가 저장되는 공유 메모리 섹션(shared memory section), 및 각 코어에 대한 LWE 암호문과 초기 테스트 벡터 입력(initial test vector input)이 저장되는 개인 메모리 섹션(private memory section)으로 구성되고,상기 HSC에 해당 코어에 대한 LWE 암호문과 중간 테스트 벡터를 저장하기 위한 로컬 스크래치 패드가 구성되는 것을 특징으로 하는 TFHE 가속화 장치
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제6항에 있어서,상기 가속기는,TFHE 워크로드(workload)를 일련의 에포크(epoch)로 스케줄링하고,각 에포크에는 디바이스-레벨 배치 사이즈와 코어-레벨 배치 사이즈의 곱과 동일한 최대 LWE(learning with error) 수가 포함되는 것을 특징으로 하는 TFHE 가속화 장치
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제10항에 있어서,상기 디바이스-레벨 배치 사이즈는 상기 HSC의 수에 따라 결정되고,상기 코어-레벨 배치 사이즈는 상기 HSC의 로컬 스크래치 패드에 저장 가능한 LWE 테스트-벡터의 수에 따라 결정되는 것을 특징으로 하는 TFHE 가속화 장치
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제10항에 있어서,각 코어 내의 암호문 스트림을 처리하기 위한 PBS 클러스터는 블라인드 회전을 반복하여 실행하고 블라인드 회전 반복 동안 상기 PBS 클러스터에 포함된 모든 기능 유닛을 통해 코어-레벨의 LWE 배치 사이즈를 처리하는 것을 특징으로 하는 TFHE 가속화 장치
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제10항에 있어서,각 코어 내의 키 스위치 클러스터는 블라인드 회전이 완료되면 행렬-행렬 곱셈을 일련의 더 작은 행렬-행렬 곱셈으로 타일링하고 각각의 더 작은 행렬에서 일련의 벡터-행렬 곱셈으로 작업함으로써 상기 행렬-행렬 곱셈을 계산하는 것을 특징으로 하는 TFHE 가속화 장치
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컴퓨터 장치에서 수행되는 TFHE 가속화 방법에 있어서,상기 컴퓨터 장치는 메모리에 포함된 컴퓨터 판독가능한 명령들을 실행하도록 구성된 적어도 하나의 프로세서를 포함하고,상기 TFHE 가속화 방법은,서로 다른 코어가 동일한 부트스트래핑 키 세트를 사용하여 서로 다른 암호문을 처리하는 디바이스-레벨 배칭, 및 각 코어가 동일한 부트스트래핑 키 세트를 사용하여 연속적인 암호문 스트림을 처리하는 코어-레벨 배칭을 기초로 PBS의 단일 블라인드 회전에 대한 배치 사이즈를 확장하는 것으로,상기 적어도 하나의 프로세서의 의해, 각 블라인드 회전 반복 내에서 테스트-벡터 행렬에서 병렬 처리 가능한 행의 수를 나타내는 TvLP, 상기 테스트-벡터 행렬에서 병렬 처리 가능한 다항식의 수를 나타내는 PLP, 상기 테스트-벡터 행렬에서 병렬 처리 가능한 계수의 수를 나타내는 CLP, 및 부트스트래핑-키 행렬에서 병렬 처리 가능한 출력 행렬의 수를 나타내는 CoLP를 병렬성 레벨로 사용하여 TFHE의 PBS와 키 스위칭을 처리하는 단계를 포함하는 TFHE 가속화 방법
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TFHE 가속화 방법을 컴퓨터에 실행시키기 위해 컴퓨터 판독가능한 기록 매체에 저장된 컴퓨터 프로그램에 있어서,상기 TFHE 가속화 방법은,서로 다른 코어가 동일한 부트스트래핑 키 세트를 사용하여 서로 다른 암호문을 처리하는 디바이스-레벨 배칭, 및 각 코어가 동일한 부트스트래핑 키 세트를 사용하여 연속적인 암호문 스트림을 처리하는 코어-레벨 배칭을 기초로 PBS의 단일 블라인드 회전에 대한 배치 사이즈를 확장하는 것으로,각 블라인드 회전 반복 내에서 테스트-벡터 행렬에서 병렬 처리 가능한 행의 수를 나타내는 TvLP, 상기 테스트-벡터 행렬에서 병렬 처리 가능한 다항식의 수를 나타내는 PLP, 상기 테스트-벡터 행렬에서 병렬 처리 가능한 계수의 수를 나타내는 CLP, 및 부트스트래핑-키 행렬에서 병렬 처리 가능한 출력 행렬의 수를 나타내는 CoLP를 병렬성 레벨로 사용하여 TFHE의 PBS와 키 스위칭을 처리하는 단계를 포함하는, 컴퓨터 프로그램
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