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멀티 코어 프로세서, 이를 포함하는 멀티 코어 시스템, 전자 장치 및 멀티 코어 프로세서의 캐시 공유 방법

  • 기술번호 : KST2015114239
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 멀티 코어 프로세서는 하나의 명령어 캐시(cache) 및 복수의 코어들을 포함한다. 하나의 명령어 캐시는 명령어(instruction)를 저장한다. 복수의 코어들은 하나의 명령어 캐시를 공유한다. 복수의 코어들 각각은 명령어 캐시로부터 연속되는 주소들에 상응하는 복수의 명령어들을 동시에 수신하여 복수의 명령어들 각각에 상응하는 동작을 순차적으로 수행한다. 멀티 코어 프로세서는 사이즈를 줄일 수 있고 동작 속도를 증가시킬 수 있다.
Int. CL G06F 15/80 (2006.01) G06F 9/46 (2006.01)
CPC G06F 9/4812(2013.01) G06F 9/4812(2013.01) G06F 9/4812(2013.01) G06F 9/4812(2013.01)
출원번호/일자 1020120002394 (2012.01.09)
출원인 한국과학기술원
등록번호/일자 10-1356541-0000 (2014.01.22)
공개번호/일자 10-2013-0081425 (2013.07.17) 문서열기
공고번호/일자 (20140129) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2012.01.09)
심사청구항수 14

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 박인철 대한민국 대전 유성구
2 김봉진 대한민국 대전 유성구
3 송진욱 대한민국 부산 사하구

대리인

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번호 이름 국적 주소
1 박영우 대한민국 서울특별시 강남구 논현로 ***, *층 **세기특허법률사무소 (역삼동, 세일빌딩)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2012.01.09 수리 (Accepted) 1-1-2012-0019757-84
2 선행기술조사의뢰서
Request for Prior Art Search		 2012.08.17 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2012.09.19 수리 (Accepted) 9-1-2012-0072446-20
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
5 의견제출통지서
Notification of reason for refusal		 2013.06.21 발송처리완료 (Completion of Transmission) 9-5-2013-0425374-49
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2013.08.20 수리 (Accepted) 1-1-2013-0753424-47
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2013.08.20 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2013-0753421-11
8 등록결정서
Decision to grant		 2013.12.26 발송처리완료 (Completion of Transmission) 9-5-2013-0896229-51
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
명령어(instruction)를 저장하는 하나의 명령어 캐시(cache); 및상기 명령어 캐시를 공유하고, 수행할 명령어가 필요한 경우 상기 필요한 명령어에 대한 주소를 포함하는 명령어 요청 신호를 상기 명령어 캐시에 제공하는 복수의 코어(core)들을 포함하고,상기 명령어 캐시는 상기 복수의 코어들 중의 어느 한 코어로부터 상기 명령어 요청 신호를 수신하는 경우, 상기 명령어 요청 신호에 포함되는 상기 주소를 시작으로 하여 연속되는 주소들에 상응하는 복수의 명령어들을 상기 어느 한 코어에 동시에 출력하고, 상기 어느 한 코어는 상기 복수의 명령어들을 동시에 수신하여 상기 복수의 명령어들 각각에 상응하는 동작을 순차적으로 수행하는 것을 특징으로 하는 멀티 코어 프로세서
2 2
제1 항에 있어서, 상기 복수의 코어들 각각은 상기 명령어 캐시로부터 수신되는 상기 복수의 명령어들을 저장하는 버퍼를 포함하는 것을 특징으로 하는 멀티 코어 프로세서
3 3
제2 항에 있어서, 상기 복수의 코어들 각각은 상기 버퍼에 저장된 상기 복수의 명령어들에 상응하는 동작을 순차적으로 수행하는 것을 특징으로 하는 멀티 코어 프로세서
4 4
제2 항에 있어서, 상기 복수의 코어들 각각은 상기 버퍼에 저장된 상기 복수의 명령어들에 상응하는 동작을 모두 수행하여 다음 주소의 명령어가 필요한 경우, 브랜치(branch) 명령이 발생하여 연속되지 않은 주소의 명령어가 필요한 경우 및 인터럽트(interrupt)가 발생하여 인터럽트 핸들러(handler)에 대한 명령어가 필요한 경우에 상기 명령어 요청 신호를 상기 명령어 캐시에 제공하는 것을 특징으로 하는 멀티 코어 프로세서
5 5
제1 항에 있어서, 상기 복수의 코어들 각각과 상기 명령어 캐시를 연결하는 인터페이스의 비트폭(bit width)은 상기 명령어 요청 신호에 응답하여 상기 명령어 캐시가 동시에 출력하는 상기 복수의 명령어들의 개수에 기초하여 결정되는 것을 특징으로 하는 멀티 코어 프로세서
6 6
제1 항에 있어서, 상기 명령어 캐시는,상기 명령어를 저장하는 싱글 포트 메모리(single port memory); 및 상기 복수의 코어들 중의 상기 어느 한 코어로부터 상기 명령어 요청 신호를 수신하는 경우, 상기 명령어 요청 신호에 상응하는 상기 복수의 명령어들을 상기 싱글 포트 메모리로부터 독출하여 상기 어느 한 코어에 동시에 출력하는 제어부를 포함하는 것을 특징으로 하는 멀티 코어 프로세서
7 7
제6 항에 있어서, 상기 제어부는 상기 복수의 코어들 중에서 두 개 이상의 코어들로부터 상기 명령어 요청 신호를 동시에 수신하는 경우, 상기 두 개 이상의 코어들을 우선순위에 따라 순차적으로 선택하고, 상기 선택된 코어로부터 제공되는 상기 명령어 요청 신호에 상응하는 복수의 명령어들을 상기 싱글 포트 메모리로부터 독출하여 상기 선택된 코어에 출력하고, 상기 두 개 이상의 코어들 중에서 상기 선택된 코어보다 우선순위가 낮은 코어들에는 대기 신호를 출력하는 것을 특징으로 하는 멀티 코어 프로세서
8 8
삭제
9 9
제1 항에 있어서, 데이터를 저장하는 하나의 데이터 캐시를 더 포함하고,상기 복수의 코어들은 상기 데이터 캐시를 공동으로 사용하여 상기 복수의 명령어들 각각에 상응하는 동작을 수행하는 것을 특징으로 하는 멀티 코어 프로세서
10 10
제9 항에 있어서, 상기 복수의 코어들 각각은,상기 명령어에 대한 가상 주소와 물리 주소 쌍들을 저장하는 명령어 변환 참조 버퍼(Instruction Translation Lookaside Buffer; ITLB); 및상기 데이터에 대한 가상 주소와 물리 주소 쌍들을 저장하는 데이터 변환 참조 버퍼(Data Translation Lookaside Buffer; DTLB)를 포함하는 것을 특징으로 하는 멀티 코어 프로세서
11 11
복수의 코어들 각각이 수행할 명령어가 필요한 경우 상기 필요한 명령어에 대한 주소를 포함하는 명령어 요청 신호를 하나의 명령어 캐시에 제공하는 단계;상기 명령어 캐시는 상기 복수의 코어들 중에서 두 개 이상의 코어들로부터 상기 명령어 요청 신호를 동시에 수신하는 경우, 상기 두 개 이상의 코어들을 우선순위에 따라 순차적으로 선택하고, 상기 선택된 코어로부터 제공되는 상기 명령어 요청 신호에 포함되는 상기 주소를 시작으로 하여 연속되는 주소들에 상응하는 복수의 명령어들을 상기 선택된 코어에 동시에 제공하고, 상기 두 개 이상의 코어들 중에서 상기 선택된 코어보다 우선순위가 낮은 코어들에는 대기 신호를 제공하는 단계;상기 복수의 코어들 각각이 상기 명령어 캐시로부터 동시에 수신되는 상기 복수의 명령어들을 버퍼에 저장하는 단계; 및상기 복수의 코어들 각각은 상기 버퍼에 저장된 상기 복수의 명령어들에 상응하는 동작을 순차적으로 수행하는 단계를 포함하는 멀티 코어 프로세서의 명령어 캐시 공유 방법
12 12
제11 항에 있어서, 상기 복수의 코어들 각각은 상기 버퍼에 저장된 상기 복수의 명령어들에 상응하는 동작을 모두 수행하여 다음 주소의 명령어가 필요한 경우, 브랜치(branch) 명령이 발생하여 연속되지 않은 주소의 명령어가 필요한 경우 및 인터럽트(interrupt)가 발생하여 인터럽트 핸들러(handler)에 대한 명령어가 필요한 경우에 상기 필요한 명령어에 대한 주소를 포함하는 상기 명령어 요청 신호를 상기 명령어 캐시에 제공하는 단계를 더 포함하는 것을 특징으로 하는 멀티 코어 프로세서의 명령어 캐시 공유 방법
13 13
제11 항에 있어서, 상기 명령어 캐시는 상기 명령어를 저장하는 싱글 포트 메모리(single port memory)를 포함하는 것을 특징으로 하는 멀티 코어 프로세서의 명령어 캐시 공유 방법
14 14
멀티 코어 프로세서; 및상기 멀티 코어 프로세서에 의해 수행되는 명령어(instruction)를 저장하는 메모리부를 포함하고,상기 멀티 코어 프로세서는,상기 메모리부에 저장된 상기 명령어를 임시로 저장하는 하나의 명령어 캐시(cache); 및상기 명령어 캐시를 공유하고, 수행할 명령어가 필요한 경우 상기 필요한 명령어에 대한 주소를 포함하는 명령어 요청 신호를 상기 명령어 캐시에 제공하는 복수의 코어(core)들을 포함하고,상기 명령어 캐시는 상기 복수의 코어들 중의 어느 한 코어로부터 상기 명령어 요청 신호를 수신하는 경우, 상기 명령어 요청 신호에 포함되는 상기 주소를 시작으로 하여 연속되는 주소들에 상응하는 복수의 명령어들을 상기 어느 한 코어에 동시에 출력하고, 상기 어느 한 코어는 상기 복수의 명령어들을 동시에 수신하여 상기 복수의 명령어들 각각에 상응하는 동작을 순차적으로 수행하는 것을 특징으로 하는 멀티 코어 시스템
15 15
멀티미디어 데이터를 저장하는 저장 장치;상기 저장 장치로부터 수신되는 상기 멀티미디어 데이터를 변환하여 영상 출력 데이터로서 출력하는 멀티 코어 시스템; 및상기 영상 출력 데이터를 표시하는 디스플레이 장치를 포함하고,상기 멀티 코어 시스템은 멀티 코어 프로세서 및 상기 멀티 코어 프로세서에 의해 수행되는 명령어를 저장하는 메모리부를 포함하고,상기 멀티 코어 프로세서는,상기 메모리부에 저장된 상기 명령어를 임시로 저장하는 하나의 명령어 캐시(cache); 및상기 명령어 캐시를 공유하고, 수행할 명령어가 필요한 경우 상기 필요한 명령어에 대한 주소를 포함하는 명령어 요청 신호를 상기 명령어 캐시에 제공하는 복수의 코어(core)들을 포함하고,상기 명령어 캐시는 상기 복수의 코어들 중의 어느 한 코어로부터 상기 명령어 요청 신호를 수신하는 경우, 상기 명령어 요청 신호에 포함되는 상기 주소를 시작으로 하여 연속되는 주소들에 상응하는 복수의 명령어들을 상기 어느 한 코어에 동시에 출력하고, 상기 어느 한 코어는 상기 복수의 명령어들을 동시에 수신하여 상기 복수의 명령어들 각각에 상응하는 동작을 순차적으로 수행하는 것을 특징으로 하는 전자 장치
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