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PMOS 게인 셀을 이용한 메모리 장치(MEMORY DEVICE USING PMOS GAIN CELL)

  • 기술번호 : KST2017006552
  • 담당센터 : 대구기술혁신센터
  • 전화번호 : 053-550-1450
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 라이트-백(write-back) 방식으로 토글되는 셀 바디(cell-body)를 갖는 PMOS 2T 게인 셀(gain-cell)을 이용하여 메모리 장치를 구현함으로써, 데이터 보존시간과 기록 방해 내성을 향상시킬 수 있도록 해 주는 PMOS 게인 셀을 이용한 메모리 장치에 관한 것이다. 본 발명에 따른 PMOS 게인 셀을 이용한 메모리 장치는 쓰기 PMOS 트랜지스터(M1)의 드레인과 읽기 PMOS 트랜지스터(M2)의 게이트가 결합되어 데이터 노드(DN)을 형성하는 게인 셀 구조의 메모리 셀을 포함하여 구성되되, 상기 메모리 셀은 쓰기 동작시 상기한 PMOS 트랜지스터들의 공통 셀 바디(BD_C) 전압이 트랜지스터들의 공급 전압인 VDD 보다 높은 VBB 전압으로 설정되는 것을 특징으로 한다.
Int. CL G11C 11/405 (2015.11.07) H01L 27/108 (2015.11.07)
CPC G11C 11/405(2013.01) G11C 11/405(2013.01)
출원번호/일자 1020150134504 (2015.09.23)
출원인 경북대학교 산학협력단
등록번호/일자
공개번호/일자 10-2017-0036163 (2017.04.03) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2015.09.23)
심사청구항수 3

출원인

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번호 이름 국적 주소
1 경북대학교 산학협력단 대한민국 대구광역시 북구

발명자

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번호 이름 국적 주소
1 정연배 대한민국 대구광역시 동구
2 청웨이지에 대한민국 대구광역시 북구

대리인

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번호 이름 국적 주소
1 특허법인(유한) 해담 대한민국 서울특별시 강남구 논현로 ***, **층 *호(역삼동, 송촌빌딩)

최종권리자

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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2015.09.23 수리 (Accepted) 1-1-2015-0927044-51
2 선행기술조사의뢰서
Request for Prior Art Search
2016.01.12 수리 (Accepted) 9-1-9999-9999999-89
3 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)
2016.01.27 수리 (Accepted) 1-1-2016-0089529-04
4 선행기술조사보고서
Report of Prior Art Search
2016.04.11 수리 (Accepted) 9-1-2016-0017303-25
5 의견제출통지서
Notification of reason for refusal
2016.12.09 발송처리완료 (Completion of Transmission) 9-5-2016-0891759-80
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2017.02.07 수리 (Accepted) 1-1-2017-0124700-17
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2017.02.07 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2017-0124704-99
8 심사처리보류(연기)보고서
Report of Deferment (Postponement) of Processing of Examination
2017.06.20 발송처리완료 (Completion of Transmission) 9-6-2017-0091008-81
9 거절결정서
Decision to Refuse a Patent
2017.08.04 발송처리완료 (Completion of Transmission) 9-5-2017-0546652-35
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2018.03.26 수리 (Accepted) 4-1-2018-5051994-32
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.06.23 수리 (Accepted) 4-1-2020-5136893-04
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
쓰기 PMOS 트랜지스터(M1)의 드레인과 읽기 PMOS 트랜지스터(M2)의 게이트가 결합되어 데이터 노드(DN)을 형성하는 게인 셀 구조의 메모리 셀을 포함하여 구성되되,상기 메모리 셀은 쓰기 동작시 상기한 PMOS 트랜지스터들의 공통 셀 바디(BD_C) 전압이 트랜지스터들의 공급 전압인 VDD 보다 높은 VBB 전압으로 설정되는 것을 특징으로 하는 PMOS 게인 셀을 이용한 메모리 장치
2 2
제1항에 있어서,상기 메모리 셀은 쓰기 동작시 상기 공통 셀 바디(BD_C)와 데이터 노드(DN) 사이에 형성되는 기생 접합 다이오드(DP)의 공핍 캐패시턴스를 이용하여 라이트-백 기능을 수행하도록 구성되는 것을 특징으로 하는 PMOS 게인 셀을 이용한 메모리 장치
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제1항에 있어서,상기 메모리 셀은 상기 셀-바디 전압이 VBB로 설정된 상태에서 상기 쓰기 PMOS 트랜지스터의 게이트가 그라운드보다 낮은 음의 전압(NVPP)으로 하강함에 따라 데이터 노드(DN)의 "0" 데이터 전압이 동반 하강하여 기준 "0"데이터 전압 보다 낮은 전압 레벨을 갖도록 구성되는 것을 특징으로 하는 PMOS 게인 셀을 이용한 메모리 장치
4 4
제3항에 있어서,상기 메모리 셀은 셀-바디 전압이 VBB로 설정된 상태에서 쓰기 PMOS 트랜지스터의 게이트가 음의 전압(NVPP)으로 하강한 이후 VDD 로 상승됨에 따라 데이터 노드(DN)의 "0" 데이터 전압이 동반 상승하도록 구성되는 것을 특징으로 하는 PMOS 게인 셀을 이용한 메모리 장치
5 5
제4항에 있어서,상기 메모리 셀은 쓰기 동작시 상기 셀-바디 전압이 VBB로 상승함에 따라 데이터 노드(DN)의 "0" 데이터 전압이 동반 상승하고, 쓰기 PMOS 트랜지스터의 게이트가 음의 전압(NVPP)에서 VDD 로 상승한 이후 셀-바디 전압이 VDD 로 하강함에 따라 데이터 노드(DN)의 "0" 데이터 전압이 동반 하강하도록 구성되는 것을 특징으로 하는 PMOS 게인 셀을 이용한 메모리 장치
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제1항 내지 제5항에 있어서,상기 쓰기 POMS 트랜지스터(M1)에서 소스는 쓰기- 비트라인(WBL)에 결합되고, 게이트는 쓰기-워드라인(WWL)에 결합되고, 상기 읽기 PMOS 트랜지스터(M2)에서 소스는 읽기-워드라인(RWL)에 결합되고, 드레인은 읽기-비트라인(RBL)에 결합되도록 구성되며,대기모드에서 읽기-비트라인(RBL)과 쓰기-비트라인(WBL) 및 읽기-워드라인(RWL)은 그라운드로 설정됨과 더불어, 쓰기-워드라인(WWL) 및 셀-바디(BD_C)는 VDD 공급전압으로 설정되는 것을 특징으로 하는 PMOS 게인 셀을 이용한 메모리 장치
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 교육부 경북대학교 지역대학우수과학자 로직 CMOS 호환형 임베디드 2T DRAM 기술개발