| 1 |
1
벌크 실리콘 기판;상기 벌크 실리콘 기판에 형성되고, 소정의 높이와 폭 및 소정의 길이를 갖는 담장 형태로 이루어지는 제1 핀 영역 및 제2 핀 영역을 포함하는 담장형 바디;전기적 절연 물질로 이루어지며, 상기 벌크 실리콘 기판의 표면 및 상기 제1 핀 영역의 높이까지 형성되는 절연층;상기 제2 핀 영역의 상부에 형성되는 정공저장영역;상기 제2 핀 영역과 상기 정공저장영역의 측벽 및 상기 정공저장영역의 상부에 형성되는 게이트 절연층;상기 게이트 절연층의 상부에 형성되는 게이트; 및상기 제2 핀 영역은,상기 게이트와 대응되는 위치에 형성되는 바디 영역 및 상기 바디 영역의 양측 영역에 각각 형성되는 소스/드레인 영역을 포함하며,상기 바디 영역과 상기 소스/드레인 영역은,상기 제2 핀 영역에 도핑된 불순물과 동일한 성질을 가진 불순물로 도핑되며,상기 게이트 절연층 및 상기 게이트는,상기 제2 핀 영역의 길이 방향을 기준으로 상기 제2 핀 영역의 중앙부에 위치하도록 패터닝(patterning)되며,상기 정공저장영역은,상기 게이트와 대응되는 폭과 길이를 갖도록 식각되는, 반도체 소자
|
| 2 |
2
제1항에 있어서,상기 제1 핀 영역은 상기 벌크 실리콘 기판과 동일한 P형 불순물 도핑영역(P- 영역)이고,상기 제2 핀 영역은 N형 불순물 도핑영역(N+ 영역)이고,상기 정공저장영역은 상기 제1 핀 영역보다 고농도로 도핑된 P형 불순물 도핑영역(P+ 영역)인, 반도체 소자
|
| 3 |
3
제2항에 있어서,상기 게이트에 기 설정된 제1 음의 전압을 인가하고, 상기 드레인 영역에 기 설정된 제1 양의 전압을 각각 인가할 경우,상기 드레인 영역의 정공이 상기 바디 영역으로 터널링되고, 상기 바디 영역으로 터널링된 정공은 확산과 드리프트 현상에 의해 상기 정공저장영역으로 이동하여 프로그램(write'1') 동작이 수행되는, 반도체 소자
|
| 4 |
4
제3항에 있어서,상기 게이트 및 상기 소스/드레인 영역이 모두 접지될 경우, 상기 정공저장영역으로 이동된 정공이 유지됨으로써 홀드(hold'1') 동작이 수행되는, 반도체 소자
|
| 5 |
5
제3항에 있어서,상기 게이트에 상기 제1 양의 전압보다 작은 제2 양의 전압을 인가하고, 상기 드레인 영역에 상기 제2 양의 전압보다 작은 제3 양의 전압을 인가하여 상기 드레인 영역과 상기 소스 영역 사이에 흐르는 드레인 전류를 확인하여 정공의 유무를 리드(read'1') 동작이 수행되는, 반도체 소자
|
| 6 |
6
제3항에 있어서,상기 게이트에 기 설정된 제1 양의 전압을 인가하고, 상기 드레인 영역에 기 설정된 제1 음의 전압을 각각 인가할 경우, 상기 정공저장영역의 정공이 확산과 드리프트 현상에 의해 상기 드레인 영역으로 배출되어 이레이즈(write'0') 동작이 수행되는, 반도체 소자
|
| 7 |
7
제6항에 있어서,상기 게이트 및 상기 소스/드레인 영역이 모두 접지될 경우, 상기 제2 핀 영역의 정공이 상기 정공저장영역으로 유입되는 것을 차단하는, 반도체 소자
|
| 8 |
8
제6항에 있어서,상기 게이트에 상기 제1 양의 전압보다 작은 제2 양의 전압을 인가하고, 상기 드레인 영역에 상기 제2 양의 전압보다 작은 제3 양의 전압을 인가하여 상기 드레인 영역과 상기 소스 영역 사이에 흐르는 드레인 전류를 확인하여 정공의 유무를 리드(read'0') 동작이 수행되는, 반도체 소자
|
| 9 |
9
제1항에 있어서,상기 제2 핀 영역은 전체적으로 동일한 타입의 불순물이 동일한 농도로 주입되고, 소스 및 드레인 컨택 메탈에 전기적으로 연결되어 무접합되는, 반도체 소자
|
| 10 |
10
제1항에 있어서,상기 제1 핀 영역은 상기 벌크 실리콘 기판과 동일한 N형 불순물 도핑영역(N- 영역)이고,상기 제2 핀 영역은 P형 불순물 도핑영역(P+ 영역)이고,상기 정공저장영역은 상기 제1 핀 영역보다 고농도로 도핑된 N형 불순물 도핑영역(N+ 영역)인, 반도체 소자
|
| 11 |
11
벌크 실리콘 기판층 상에 제2 핀 영역층 및 정공저장영역층을 순차적으로 형성하는 단계;상기 벌크 실리콘 기판층과 상기 제2 핀 영역층 및 상기 정공저장영역층을 패터닝하여 소정의 높이와 폭 및 소정의 길이를 갖는 담장 형태로 이루어지는 제1 핀 영역과 제2 핀 영역 및 정공저장영역부를 형성하는 단계;상기 벌크 실리콘 기판층 상에 상기 제1 핀 영역의 높이까지 절연층을 형성하는 단계;상기 제2 핀 영역과 상기 정공저장영역부의 측벽 및 상기 정공저장영역부의 상부에 게이트 절연층을 형성하는 단계;상기 제2 핀 영역의 길이 방향을 기준으로 상기 제2 핀 영역의 중앙부에 위치하도록 게이트 및 상기 게이트 절연층을 패터닝하는 단계;상기 정공저장영역부를 상기 게이트와 대응되는 폭과 길이를 가지도록 식각하여 정공저장영역을 형성하는 단계; 및상기 게이트를 중심으로 양측에 각각 소스 메탈 및 드레인 메탈을 각각 증착하는 단계를 포함하며,상기 제2 핀 영역은,상기 게이트와 대응되는 위치에 형성된 바디 영역 및 상기 바디 영역의 양측 영역 각각에 형성되는 소스/드레인 영역을 포함하며,상기 바디 영역과 상기 소스/드레인 영역은,상기 제2 핀 영역에 도핑된 불순물과 동일한 성질을 가진 불순물로 도핑되는, 반도체 소자 제조방법
|
| 12 |
12
제11항에 있어서,상기 제2 핀 영역층은 N형 불순물로 도핑되고,상기 정공저장영역층은 상기 벌크 실리콘 기판층보다 고농도인 P형 불순물로 도핑되는, 반도체 소자 제조방법
|
| 13 |
13
제11항에 있어서,상기 제2 핀 영역층은 P형 불순물로 도핑되고,상기 정공저장영역층은 상기 벌크 실리콘 기판층보다 고농도인 N형 불순물로 도핑되는, 반도체 소자 제조방법
|
| 14 |
14
제11항에 있어서,상기 절연층을 형성하는 단계는,STI(shallow trench isolation) 공정을 통해 형성되는, 반도체 소자 제조방법
|
| 15 |
15
제11항에 있어서,상기 정공저장영역을 형성하는 단계는,자가정렬패터닝(self aligned patterning) 공정을 통해 상기 정공저장영역부를 부분적으로 식각하여 상기 정공저장영역이 형성되는, 반도체 소자 제조방법
|
