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절연층이 형성된 기판;상기 절연층으로 둘러싸인 제1 게이트;상기 제1 게이트 상에 형성된 제1 게이트 절연막;상기 제1 게이트 절연막의 상부에 위치하는 메인 바디;상기 메인 바디의 양측에 각각 형성된 소스 및 드레인;상기 메인 바디에 형성된 제2 게이트 절연막;상기 제2 게이트 절연막 상에 형성된 제2 게이트; 및상기 메인 바디와 상기 제1 게이트 절연막 사이에 형성되고, 상기 메인 바디로부터 터널링에 의해 정공을 저장하는 정공저장 바디를 포함하며,상기 제2 게이트와 드레인이 접지되거나 플로팅되고, 상기 제1 게이트에 기설정된 제1 음의 전압보다 작은 기 설정된 제2 음의 전압이 인가되는 경우, 상기 정공저장 바디로 이동된 정공이 유지됨으로써 홀드(hold) 동작을 수행하는, 디램 셀 소자
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제1항에 있어서,상기 소스 및 드레인은 N형 불순물 도핑층(N+영역)이고,상기 메인 바디는 P형 불순물 도핑층(P-영역)이고,상기 정공저장 바디는 상기 메인 바디보다 고농도로 도핑된 P형 불순물 도핑층(P+영역)인, 디램 셀 소자
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제2항에 있어서,상기 제2 게이트와 드레인에 제1 양의 전압이 인가되고, 상기 제1 게이트에 상기 제1 음의 전압이 인가되는 경우, 터널링 현상에 의해 상기 메인 바디의 정공이 상기 정공저장 바디로 이동되어 상기 정공저장 바디의 정공이 증가함으로써 프로그램(writing '1') 동작을 수행하는, 디램 셀 소자
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삭제
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제2항에 있어서,상기 제2 게이트는 접지되거나 플로팅되고, 상기 제1 게이트는 기 설정된 제2 양의 전압이 인가되며, 상기 드레인은 상기 제2 양의 전압보다 작은 기 설정된 제3 양의 전압이 인가되는 경우, 상기 정공저장 바디의 정공이 상기 메인 바디로 이동되어 상기 정공저장 바디의 정공이 감소함으로써 이레이즈 (writing '0') 동작을 수행하는, 디램 셀 소자
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제5항에 있어서,상기 제2 게이트와 드레인은 상기 제3 양의 전압보다 작은 제4 양의 전압이 인가되고, 상기 제1 게이트는 접지되거나 플로팅되는 경우, 상기 정공저장 바디에 저장된 정공의 증감에 따른 상기 드레인과 상기 소스 사이에 흐르는 전류를 센싱함으로써 리드(read) 동작을 수행하는, 디램 셀 소자
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7
제1항에 있어서,상기 메인 바디는 상기 정공저장 바디의 상부에 수직으로 적층되는, 디램 셀 소자
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제7항에 있어서,상기 메인 바디, 상기 정공저장 바디 및 상기 제1 게이트는 동심 상에 위치하고,상기 정공저장 바디는 상기 메인 바디와 같거나 큰 폭을 가지는, 디램 셀 소자
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제8항에 있어서,상기 소스 및 드레인은 상기 메인 바디와 동일 평면 상에 위치하고, 상기 메인 바디와 함께 정공저장 바디의 상부에 수직으로 적층되고,상기 제1 게이트는 상기 정공저장 바디와 같거나 작은 폭을 가지는, 디램 셀 소자
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제1항에 있어서,상기 절연층은 상기 제1 게이트에 전압을 인가하는 패턴이 형성되는, 디램 셀 소자
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제1항에 있어서,상기 소스 및 드레인은 P형 불순물 도핑층(P+영역)이고,상기 메인 바디는 N형 불순물 도핑층(N-영역)이고,상기 정공저장 바디는 상기 메인 바디보다 고농도로 도핑된 N형 불순물 도핑층(N+영역)인, 디램 셀 소자
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절연층이 형성된 기판;상기 절연층으로 둘러싸인 제1 게이트;상기 제1 게이트 상에 형성된 제1 게이트 절연막;상기 제1 게이트 절연막의 상부에 위치하고, 동일한 도전형으로 도핑된 액티브층;상기 액티브층에 형성된 제2 게이트 절연막;상기 제2 게이트 절연막 상에 형성된 제2 게이트; 및상기 액티브층과 상기 제1 게이트 절연막 사이에 형성되고, 상기 액티브층으로부터 터널링에 의해 정공을 저장하는 정공저장 바디를 포함하며,상기 제2 게이트와 액티브층이 접지되거나 플로팅되고, 상기 제1 게이트에 기설정된 제1 음의 전압보다 작은 기 설정된 제2 음의 전압이 인가되는 경우, 상기 정공저장 바디로 이동된 정공이 유지됨으로써 홀드(hold) 동작을 수행하는, 디램 셀 소자
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제12항에 있어서,상기 액티브층은 N형 불순물 도핑층(N+영역)이고,상기 정공저장 바디는 P형 불순물 도핑층(P+영역)인, 디램 셀 소자
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제12항에 있어서,상기 액티브층은 P형 불순물 도핑층(P+영역)이고,상기 정공저장 바디는 N형 불순물 도핑층(N+영역)인, 디램 셀 소자
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제12항에 있어서,상기 액티브층은 전체적으로 동일한 타입의 불순물이 돌일한 농도로 주입된 단일 불순물 영역을 형성하고, 상기 제2 게이트의 양측에 형성된 소스 및 드레인과 전기적으로 연결되는, 디램 셀 소자
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기판에 제1 절연층을 증착하는 단계;상기 제1 절연층에 제1 게이트 영역을 패터닝 및 식각하는 단계;상기 제1 게이트 영역에 제1 게이트 및 제1 게이트 절연막을 형성하는 단계;상기 제1 게이트 절연막의 상부에 정공저장 바디영역을 패터닝 및 식각하는 단계;상기 정공저장 바디영역에 실리콘 박막을 성장하고 불순물을 도핑하는 단계;정공저장 바디영역의 상부에 실리콘 박막을 성장하고, 소스, 드레인, 메인 바디의 불순물을 도핑하는 단계;상기 메인바디의 상부에 제2 게이트 절연막을 형성하는 단계; 및상기 제2 게이트 절연막의 상부에 제2 게이트를 증착하고, 상기 소스 및 드레인 컨택 메탈을 증착하는 단계를 포함하는, 디램 셀 소자 제조방법
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제16항에 있어서,상기 정공저장 바디영역을 패터닝 및 식각하는 단계 이전에, 상기 제1 게이트 절연막 및 상기 제1 절연층의 상면에 제2 절연층을 증착하는 단계를 더 포함하는, 디램 셀 소자 제조방법
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제16항에 있어서,상기 소스 및 드레인의 도핑은 N형 불순물 도핑층(N+영역)으로 형성하고,상기 메인바디의 도핑은 P형 불순물 도핑층(P-영역)으로 형성하고,상기 정공저장 바디의 도핑은 상기 메인 바디보다 고농도로 도핑된 P형 고농도 도핑층(P+영역)으로 형성하는, 디램 셀 소자 제조방법
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기판에 제1 절연층을 증착하는 단계;상기 제1 절연층에 제1 게이트 영역을 패터닝 및 식각하는 단계;상기 제1 게이트 영역에 제1 게이트 및 제1 게이트 절연막을 형성하는 단계;상기 제1 게이트 절연막의 상부에 정공저장 바디영역을 패터닝 및 식각하는 단계;상기 정공저장 바디영역의 상부에 동일한 타입의 불순물이 도핑된 액티브층을 형성하는 단계;상기 액티브층의 상부에 제2 게이트 절연막을 형성하는 단계; 및상기 제2 게이트 절연막의 상부에 제2 게이트를 증착하고, 소스 및 드레인 컨택 메탈을 증착하는 단계를 포함하는, 디램 셀 소자 제조방법
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제19항에 있어서,상기 액티브층은 전체적으로 동일한 타입의 불순물이 동일한 농도로 주입되고, 상기 소스 및 드레인 컨택 메탈에 전기적으로 연결되어 무접합되는, 디램 셀 소자 제조방법
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