| 1 |
1
실리콘 채널 상에 위치하는 차단 레이어;상기 차단 레이어 상에 위치하며 주입되는 전하를 포획하는 전하 트랩 레이어;상기 전하 트랩 레이어 상에 위치하는 터널 레이어; 및 상기 터널 레이어 상에 위치하며 게이트 바이어스 회로로부터의 온 전압 및 오프 전압이 인가되는 게이트 전극;을 포함하되,상기 차단 레이어는, 전하 트랩 및 강유전체 분극 스위칭이 모두 수행되도록 강유전체 재료(ferroelectric material)를 포함하는 것을 특징으로 하는 듀얼 스위칭 메모리 소자
|
| 2 |
2
제1항에 있어서, 상기 게이트 전극은 TiN, TaN 및 WN 중 어느 하나를 포함하는 것을 특징으로 하는 듀얼 스위칭 메모리 소자
|
| 3 |
3
제1항에 있어서, 상기 강유전체 재료는 알루미늄이 포함된 하프늄 옥사이드(Al doped HfO2), 실리콘이 포함된 하프늄 옥사이드(Si doped HfO2) 및 하프늄 지르코늄 옥사이드(HfxZr1-xO2) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 듀얼 스위칭 메모리 소자
|
| 4 |
4
제1항에 있어서, 상기 전하 트랩 레이어는실리콘나이트라이드(Si3N4)를 포함하는 것을 특징으로 하는 것을 특징으로 하는 듀얼 스위칭 메모리 소자
|
| 5 |
5
제1항에 있어서, 상기 터널 레이어는 실리콘 옥사이드(SiO2)를 포함하는 것을 특징으로 하는 듀얼 스위칭 메모리 소자
|
| 6 |
6
제1항에 있어서, 상기 차단 레이어의 두께, 상기 전하 트랩 레이어의 두께 및 터널 레이어의 두께를 각각 T1, T2 및 T3이라 할 때, T1 003e# T2 이고, T1 003e# T3인 것을 특징으로 하는 듀얼 스위칭 메모리 소자
|
| 7 |
7
제6항에 있어서, T2 ≥ T3인 것을 특징으로 하는 듀얼 스위칭 메모리 소자
|
| 8 |
8
제6항에 있어서, 상기 T1은,10nm 내지 20nm 범위 내의 값인 것을 특징으로 하는 듀얼 스위칭 메모리 소자
|
| 9 |
9
제6항에 있어서, T2 및 T3 각각은, 5nm 내지 10nm 범위 내의 값인 것을 특징으로 하는 듀얼 스위칭 메모리 소자
|
| 10 |
10
제1항에 있어서, 상기 실리콘 채널은,원통 형상으로 형성되고, 상기 차단 레이어는 상기 실리콘 채널의 외주면에 형성되고, 상기 전하 트랩 레이어는 상기 차단 레이어의 외주면에 형성되고, 상기 터널 레이어는 상기 전하 트랩 레이어의 외주면에 형성되고, 상기 게이트 전극은 상기 터널 레이어의 적어도 일부의 외주면에 형성되는 것을 특징으로 하는 듀얼 스위칭 메모리 소자
|
| 11 |
11
제10항에 있어서, 상기 터널 레이어 및 전하 트랩 레이어의 수평단면적을 각각 A3 및 A2라 할 때, 0
|
| 12 |
12
제11항에 있어서, 상기 차단 레이어의 수평단면적을 A1라 할 때,0
|
