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a) 설계할 칩의 사양 및 설계에 적용할 아날로그 IP 및 디지털 IP를 입력받는 단계와, b) 상기 설계할 칩의 사양과 상기 아날로그 IP 및 디지털 IP의 사양을 비교하는 단계와, c) 상기 아날로그 IP 및 디지털 IP의 사양이 상기 설계할 칩의 사양에 만족되면 일치되는 부분의 회로를 출력하고, 만족되지 못하면 만족되지 않는 IP를 수정 및 보완하여 새로운 사양을 도출하는 단계와, d) 상기 도출된 사양을 적용하여 회로를 생성하고 상기 일치되는 부분의 회로와 결합한 후 검증하며, 검증된 결과를 이용하여 입출력핀 및 전력핀의 수를 산출하는 단계와, e) 상기 검증된 회로와 상기 입출력핀 및 전력핀의 수를 입력받아 레이아웃을 추출하는 단계와, f) 상기 레이아웃으로 마스크를 제작하는 단계를 포함하는 것을 특징으로 하는 지능형 시스템 온 칩 설계 방법
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제 1 항에 있어서, 상기 아날로그 IP 및 디지털 IP는 설계 파일 형태로 입력되는 것을 특징으로 하는 지능형 시스템 온 칩 설계 방법
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설계할 칩의 사양을 입력받는 사양입력부, 설계에 적용할 아날로그 IP 및 디지털 IP를 입력받는 IP 입력부, 상기 설계할 칩의 사양과 상기 아날로그 IP 및 디지털 IP의 사양을 비교하여 상기 아날로그 IP 및 디지털 IP의 사양이 상기 설계할 칩의 사양에 만족되면 일치되는 부분의 회로를 출력하고, 만족되지 못하면 만족되지 않는 IP를 수정 및 보완하여 새로운 사양을 도출하는 사양적응부, 상기 사양적응부에서 도출된 사양을 적용하여 회로를 생성하고 상기 일치되는 부분의 회로와 결합한 후 검증하며, 검증 결과를 이용하여 입출력핀 및 전력핀의 수를 산출하는 설계부, 상기 설계부로부터 검증된 회로와 상기 입출력핀 및 전력핀의 수를 입력받아 레이아웃을 추출하는 레이아웃 추출부, 상기 레이아웃 추출부로부터 상기 레이아웃을 제공받아 마스크를 제작하는 마스크 제작부를 포함하는 것을 특징으로 하는 지능형 시스템 온 칩 설계 장치
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제 3 항에 있어서, 상기 아날로그 IP 및 디지털 IP는 설계 파일 형태로 입력되는 것을 특징으로 하는 지능형 시스템 온 칩 설계 장치
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제 3 항에 있어서, 상기 사양적응부는 상기 사양입력부를 통해 입력된 사양을 아날로그 블록과 디지털 블록에 대한 사양으로 분리하는 사양 분리부, 상기 IP 입력부로부터 아날로그 IP의 사양을 입력받는 아날로그 IP 사양입력부, 상기 아날로그 IP의 사양과 상기 아날로그 블록에 대한 사양을 비교하는 아날로그 사양비교부, 상기 아날로그 IP의 사양과 상기 아날로그 블록에 대한 사양이 일치하는 경우 전달물에서 일치되는 부분의 회로를 분리하여 출력하는 아날로그 일치회로 분리부, 상기 아날로그 IP의 사양과 상기 아날로그 블록에 대한 사양이 일치하지 않으면 일치하지 않는 부분에 대해 새로운 사양을 도출하는 아날로그 불일치 사양 정립부, 상기 IP 입력부로부터 디지털 IP의 사양을 입력받는 디지털 IP 사양입력부, 상기 디지털 IP의 사양과 상기 디지털 블록에 대한 사양을 비교하는 디지털 사양비교부, 상기 디지털 IP의 사양과 상기 디지털 블록에 대한 사양이 일치하면 전달물에서 일치되는 부분의 회로를 분리하여 출력하는 디지털 일치회로 분리부, 상기 디지털 IP의 사양과 상기 디지털 블록에 대한 사양이 일치하지 않으면 일치하지 않는 부분에 대해 새로운 사양을 도출하는 디지털 불일치 사양 정립부를 포함하는 것을 특징으로 하는 지능형 시스템 온 칩 설계 장치
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제 3 항에 있어서, 상기 설계부는 상기 사양적응부로부터 상기 일치되는 부분의 아날로그 회로를 입력받는 아날로그 일치회로 입력부, 상기 사양적응부로부터 상기 도출된 사양을 입력받고 상기 도출된 사양을 적용하여 아날로그 회로를 생성하는 불일치 아날로그 회로 생성부, 상기 아날로그 일치 회로 입력부로부터 출력되는 회로와 상기 불일치 아날로그 회로 생성부로부터 출력되는 회로를 결합하는 아날로그 회로부, 상기 사양적응부로부터 상기 일치되는 부분의 디지털 회로를 입력받는 디지털 일치회로 입력부, 상기 사양적응부로부터 상기 도출된 사양을 입력받고 상기 도출된 사양을 적용하여 디지털 회로를 생성하는 불일치 디지털 회로 생성부, 상기 디지털 일치 회로 입력부로부터 출력되는 회로와 상기 불일치 디지털 회로 생성부로부터 출력되는 회로를 결합하는 디지털 회로부, 상기 아날로그 회로부로부터 출력되는 아날로그 회로를 검증하는 아날로그 검증부, 상기 디지털 회로부로부터 출력되는 디지털 회로를 검증하는 디지털 검증부, 상기 아날로그 검증부 및 상기 디지털 검증부로부터 출력되는 회로를 검증하는 아날로그-디지털 통합 검증부, 상기 아날로그-디지털 통합 검증부로부터 출력되는 검증 결과를 이용하여 입출력핀의 수를 산출하는 입출력핀 산정부, 상기 아날로그-디지털 통합 검증부로부터 출력되는 검증 결과를 이용하여 전력핀의 수를 산출하는 전력핀 산정부를 포함하는 것을 특징으로 하는 지능형 시스템 온 칩 설계 장치
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제 6 항에 있어서, 상기 전력핀의 수를 산출하기 위한 알고리즘이 저장된 전력핀 계산 알고리즘 저장부를 더 포함하는 것을 특징으로 하는 지능형 시스템 온 칩 설계 장치
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제 3 항에 있어서, 상기 레이아웃 추출부는 상기 설계부로부터 검증된 아날로그 회로를 입력받아 레이아웃하는 아날로그 레이아웃부, 상기 설계부로부터 검증된 디지털 회로를 입력받아 레이아웃하는 디지털 레이아웃부, 상기 아날로그 레이아웃부 및 디지털 레이아웃부로부터 출력되는 레이아웃과 상기 설계부로부터 산출된 입출력핀 및 전력핀의 수를 입력받고, 이들을 고려하여 통합 레이아웃을 추출하는 통합 레이아웃부를 포함하는 것을 특징으로 하는 지능형 시스템 온 칩 설계 장치
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제 3 항에 있어서, 상기 사양적응부, 설계부 및 레이아웃 추출부에 사양 및 제조 공정(Fab) 라이브러리를 제공하는 사양 Fab 라이브러리부, 상기 사양적응부 및 설계부로부터 사양에 대한 정보를 외부로 출력하는 사양 비교결과 출력부를 더 포함하는 것을 특징으로 하는 지능형 시스템 온 칩 설계 장치
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제 3 항에 있어서, 상기 사양적응부, 설계부 및 레이아웃 추출부에 사양 및 제조 공정(Fab) 라이브러리를 제공하는 사양 Fab 라이브러리부, 상기 사양적응부 및 설계부로부터 사양에 대한 정보를 외부로 출력하는 사양 비교결과 출력부를 더 포함하는 것을 특징으로 하는 지능형 시스템 온 칩 설계 장치
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