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반도체 소자의 설계 검증을 위한 분석 방법에 있어서, EPC-set 알고리즘과 Path-Tracing 알고리즘을 적용하여 이벤트 방식의 시뮬레이션을 병렬 처리하는 소프트웨어에 의한 분석 방법과 하드웨어적으로 설계된 가속기를 적용하는 고속의 병렬 시뮬레이션 방법
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제 1항에 있어서, 상기 EPC-set 알고리즘은 입력 네트들의 값에서 첫 번째 요소가 같으면, 하나의 값만을 인정하고 나머지는 제거하며, 두 번째 요소는 같은 첫 번째 요소 중에서 두 번째 요소의 최소값을 선택하여 지정하고, 세 번째 요소는 같은 첫 번째 요소 중에서 세 번째 요소의 최대값을 선택하고, 중복된 첫 번째 요소가 다 처리되면 EPC-set의 첫 번째 요소는 1을 증가시키고 두 번째와 세 번째 요소는 게이트의 지연값 만큼 증가시켜 해당 게이트의 EPC-set값을 구하는 반도체 소자의 설계 검증을 위한 분석 방법
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제 1항에 있어서, 상기 Path-Tracing 알고리즘은 회로의 출력단과 연결된 게이트로부터 시작하여 입력단 방향으로 처리를 수행하며, 좌측 시프트로 인해 발생하는 과거의 정보가 소멸되지 않고 EPC-set 알고리즘에 적용될 수 있도록 해주는 반도체 소자의 설계 검증을 위한 분석 방법
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제 1항에 있어서, 상기 하드웨어 가속기는 입력 테스트 기능, 게이트 시뮬레이션, 이벤트 처리 및 초기화 장치로 구성되는 반도체 소자의 설계 검증 방법
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반도체 소자의 설계 검증을 위한 분석에 있어서, 입력 테스트부, 게이트 시뮬레이션부, 이벤트 처리부 및 초기화부를 포함하여 구성된 하드웨어 가속 장치
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제 5항에 있어서, 상기 입력 테스트부는 분석 대상 회로의 입력단의 값을 호스트 큐로부터 처리하여 범용 큐에 연결하는 역할과 처음의 이벤트 처리 장치가 수행될 수 있도록 하여주는 하드웨어 가속 장치
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제 5항에 있어서, 상기 게이트 시뮬레이션부는 부속회로와 펌웨어가 게이트 기능을 수행하고, 수행된 결과를 범용 큐에 저장되도록 하여주는 하드웨어 가속 장치
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제 5항에 있어서, 상기 이벤트 처리부는 범용 큐에 있는 네트값의 처리와, 네트와 연결된 게이트의 처리 및 범용 큐에 이벤트 처리 결과를 저장하여 시뮬레이션이 지속되도록 하여주는 하드웨어 가속 장치
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제 5항에 있어서, 상기 초기화부는 하나의 시뮬레이션이 종료되면 이전의 네트값, 정렬값 및 초기값을 원위치하여 다음의 시뮬레이션이 수행될 수 있도록 하여주는 하드웨어 가속 장치
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제 5항에 있어서, 상기 초기화부는 하나의 시뮬레이션이 종료되면 이전의 네트값, 정렬값 및 초기값을 원위치하여 다음의 시뮬레이션이 수행될 수 있도록 하여주는 하드웨어 가속 장치
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