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복수의 강유전체 트랜지스터들;상기 복수의 강유전체 트랜지스터들의 소스들에 각각 연결되고, 스캔 신호에 응답하여 상기 복수의 강유전체 트랜지스터들의 소스들을 제1라인에 연결시키는 복수의 제1스위치들; 및상기 복수의 강유전체 트랜지스터들의 게이트들에 각각 연결되고, 상기 스캔 신호에 응답하여 상기 복수의 강유전체 트랜지스터들의 게이트들을 제2라인에 연결시키는 복수의 제2스위치들를 포함하는 메모리 장치
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제1항에 있어서,상기 복수의 제1스위치들 및 상기 복수의 제2스위치들의 게이트에 각각 연결되어 상기 스캔 신호를 인가하는 복수의 스캔 라인들;상기 복수의 강유전체 트랜지스터들의 드레인들에 공통으로 연결되어 기준 전압을 인가하는 기준 라인;상기 복수의 제1스위치들에 연결된 제1라인; 및상기 복수의 제2스위치들에 연결된 제2라인을 더 포함하는 메모리 장치
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제1항에 있어서,쓰기 동작시,상기 제1라인에 로우 레벨의 소스 전압이 인가되고, 상기 제2라인에 하이 레벨의 쓰기 전압이 인가되고, 상기 복수의 강유전체 트랜지스터들의 드레인들에 로우 레벨의 기준 전압이 인가되는메모리 장치
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제1항에 있어서,소거 동작시,상기 제1라인에 로우 레벨의 소스 전압이 인가되고, 상기 제2라인에 음의 소거 전압이 인가되고, 상기 복수의 강유전체 트랜지스터들의 드레인들에 로우 레벨의 기준 전압이 인가되는메모리 장치
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제1항에 있어서,소거 동작시,상기 제1라인에 하이 레벨의 소스 전압이 인가되고, 상기 제2라인에 로우 레벨의 소거 전압이 인가되고, 상기 복수의 강유전체 트랜지스터들의 드레인들에 하이 레벨의 기준 전압이 인가되는메모리 장치
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6
제1항에 있어서,리드 동작시,상기 제2라인에 로우 레벨의 리드 전압이 인가되고, 상기 복수의 강유전체 트랜지스터의 드레인에 하이 레벨의 기준 전압이 인가되어, 상기 제1라인으로 출력되는 전류가 리드되는메모리 장치
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제6항에 있어서,리드 동작 후, 상기 제1라인은 로우 레벨로 리셋되는메모리 장치
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복수의 강유전체 트랜지스터들, 상기 복수의 강유전체 트랜지스터들의 소스들에 각각 연결된 복수의 제1스위치들 및 상기 복수의 강유전체 트랜지스터들의 게이트들에 각각 연결된 복수의 제2스위치들을 포함하며, 제1방향 및 상기 제1방향과 교차되는 제2방향으로 배열된 복수의 메모리 셀;상기 제1방향으로 배열된 메모리 셀들의 상기 제1스위치들 및 상기 제2스위치들의 게이트들에 연결되어 스캔 신호를 인가하는 복수의 스캔 라인들;상기 제2방향으로 배열된 메모리 셀들의 상기 제1스위치들에 연결된 복수의 제1라인들;상기 제2방향으로 배열된 메모리 셀들의 상기 제2스위치들에 연결된 복수의 제2라인; 및상기 복수의 메모리 셀들의 상기 복수의 강유전체 트랜지스터들의 드레인들에 연결되면서 상기 제2방향으로 배열된 복수의 기준 라인들을 포함하는 메모리 장치
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제8항에 있어서,상기 복수의 제1라인들은 상기 제2방향으로 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 열 마다 구비된메모리 장치
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제8항에 있어서,상기 복수의 제2라인은 상기 제2방향으로 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 열 마다 구비된메모리 장치
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제8항에 있어서,상기 제2방향으로 배열된 복수의 메모리 셀들을 포함하는 메모리 셀 열들 중 인접한 메모리 셀 열들은 하나의 기준 라인에 공통으로 연결된메모리 장치
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제8항에 있어서,프로그램 또는 리드 동작시, 상기 복수의 스캔 라인들은 차례로 활성화되는메모리 장치
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제8항에 있어서,상기 복수의 메모리 셀들의 소거 동작시, 상기 복수의 스캔 라인들은 동시에 활성화되는메모리 장치
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