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반도체 칩의 입력 핀으로부터 방출되는 EMS를 차단하기 위한 복수의 EMS 실딩회로를 복수의 EMS 용 반도체 IP 의 형태로 준비하고, 상기 반도체 칩의 출력 핀으로부터 방출되는 EMI를 차단하기 위한 복수의 EMI 실딩회로를 복수의 EMI 용 반도체 IP 의 형태로 준비하는 단계; 상기 복수의 EMS(Electro Magnetic Susceptibility)용 반도체 IP(Intellectual Property)와 복수의 EMI(Electro Magnetic Interference)용 반도체 IP를 저장하는 단계;상기 반도체 IP 전체에 대한 EMC(Electro Magnetic Compatibility) 시뮬레이션을 수행하는 단계, 상기 EMC(Electro Magnetic Compatibility) 시뮬레이션은 EMI 시뮬레이션 및 EMS 시뮬레이션을 포함하고;입력핀의 경우 상기 복수의 EMS용 반도체 IP 중 적합한 반도체 IP를 선택하고, 출력핀의 경우 상기 복수의 EMI용 반도체 IP 중 적합한 반도체 IP를 선택하는 단계; 및선택된 반도체 IP를 배치하여 반도체 칩을 설계하는 단계,를 포함하는 반도체 칩 설계 방법
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제1항에 있어서,EMS용 반도체 IP는 EMS에 강한 회로의 반도체 IP를 나타내고, EMI용 반도체 IP는 EMI에 강한 회로의 반도체 IP를 나타내는 것을 특징으로 하는 반도체 칩 설계 방법
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제1항에 있어서, 상기 반도체 IP를 저장하는 단계에서,EMS용 반도체 IP와 EMI용 반도체 IP를 각각 알고리즘설계용 반도체 IP, HDL(Hardware Description Language)설계용 반도체 IP, HDL합성용 반도체 IP, 네트리스트배치용 반도체 IP, 네트리스트합성용 반도체 IP 및 P0026#R(Placement and Routing)용 반도체 IP의 형태로 저장하는 것을 특징으로 하는 반도체 칩 설계 방법
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제1항에 있어서, 상기 반도체 IP를 선택하는 단계에서,반도체 칩의 각 설계 단계에 대응되는 형태의 반도체 IP를 선택하는 것을 특징으로 하는 반도체 칩 설계 방법
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복수의 EMS(Electro Magnetic Susceptibility) 용 반도체 IP를 저장하는 EMS용 반도체 IP 저장부;복수의 EMI(Electro Magnetic Interference) 용 반도체 IP를 저장하는 EMI용 반도체 IP 저장부;입력핀 또는 출력핀인지 판단하기 위한 제어신호를 출력하는 입출력핀 판단부;상기 복수의 EMS용 반도체 IP 또는 상기 복수의 EMI용 반도체 IP에서 적합한 반도체 IP를 선택하기 위한 제어신호를 출력하는 적합 반도체 IP 선택부;상기 입출력핀 판단부 및 상기 적합 반도체 IP 선택부의 제어신호에 따라, 입력핀의 경우 상기 복수의 EMS용 반도체 IP 중 적합한 반도체 IP를 선택하고, 출력핀의 경우 상기 복수의 EMI용 반도체 IP 중 적합한 반도체 IP를 선택하는 제어신호 입력부;상기 제어신호 입력부에 의해 선택된 반도체 IP를 출력하는 반도체 IP 선택 출력부; 및상기 반도체 IP 선택 출력부에서 출력되는 반도체 IP를 배치하여 반도체 칩을 설계하는 반도체 칩 설계부;를 포함하는 반도체 칩 설계 장치
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제5항에 있어서,EMS용 반도체 IP는 EMS에 강한 회로의 반도체 IP를 나타내고, EMI용 반도체 IP는 EMI에 강한 회로의 반도체 IP를 나타내는 것을 특징으로 하는 반도체 칩 설계 장치
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제5항에 있어서, 상기 EMS용 반도체 IP 저장부는,각각의 EMS용 반도체 IP를 알고리즘설계용 반도체 IP의 형태로 저장하는 알고리즘설계용 반도체 IP 저장부;각각의 EMS용 반도체 IP를 HDL설계용 반도체 IP의 형태로 저장하는 HDL설계용 반도체 IP 저장부;각각의 EMS용 반도체 IP를 HDL합성용 반도체 IP의 형태로 저장하는 HDL합성용 반도체 IP 저장부;각각의 EMS용 반도체 IP를 네트리스트배치용 반도체 IP의 형태로 저장하는 네트리스트배치용 반도체 IP 저장부;각각의 EMS용 반도체 IP를 네트리스트합성용 반도체 IP의 형태로 저장하는 네트리스트합성용 반도체 IP 저장부;각각의 EMS용 반도체 IP를 P0026#R용 반도체 IP의 형태로 저장하는 P0026#R용 반도체 IP 저장부; 및상기 제어신호 입력부에 의해 선택된 반도체 칩의 각 설계 단계에 대응되는 반도체 IP를 출력하는 EMS용 반도체 IP 선택 출력부;를 포함하는 것을 특징으로 하는 반도체 칩 설계 장치
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제5항에 있어서, 상기 EMI용 반도체 IP 저장부는,각각의 EMI용 반도체 IP를 알고리즘설계용 반도체 IP의 형태로 저장하는 알고리즘설계용 반도체 IP 저장부;각각의 EMI용 반도체 IP를 HDL설계용 반도체 IP의 형태로 저장하는 HDL설계용 반도체 IP 저장부;각각의 EMI용 반도체 IP를 HDL합성용 반도체 IP의 형태로 저장하는 HDL합성용 반도체 IP 저장부;각각의 EMI용 반도체 IP를 네트리스트배치용 반도체 IP의 형태로 저장하는 네트리스트배치용 반도체 IP 저장부;각각의 EMI용 반도체 IP를 네트리스트합성용 반도체 IP의 형태로 저장하는 네트리스트합성용 반도체 IP 저장부;각각의 EMI용 반도체 IP를 P0026#R용 반도체 IP의 형태로 저장하는 P0026#R용 반도체 IP 저장부; 및상기 제어신호 입력부에 의해 선택된 반도체 칩의 각 설계 단계에 대응되는 반도체 IP를 출력하는 EMI용 반도체 IP 선택 출력부;를 포함하는 것을 특징으로 하는 반도체 칩 설계 장치
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제5항에 있어서,상기 적합 반도체 IP 선택부는 반도체 칩의 각 설계 단계에 대응되는 형태의 반도체 IP를 선택하는 것을 특징으로 하는 반도체 칩 설계 장치
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