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인가되는 제어 전압에 위하여 출력 신호의 주파수를 변화시키는 전압 제어 발진기에 있어서, 상기 전압 제어 발진기의 부성 저항 성분을 생성하기 위한 부성 저항 셀, 상기 부성 저항 셀 및 제1 전원 간에 접속되고, 상기 제어 전압에 의하여 임피던스를 가변시킴으로써, 출력 신호의 주파수를 가변시키는 LC 탱크, 및 상기 부성 저항 셀 및 제2 전원 간에 접속되고, 일정한 전류를 공급하기 위한 전류 소오스 를 포함하되, 상기 전류 소오스는 깊은 n웰을 가지는 표준 3중 웰 CMOS 공정에서 구현되고, 에미터는 상기 CMOS 공정의 n+ 소스-드레인 확산영역에 의하여 형성되고, 베이스는 상기 CMOS 공정의 p웰, p+ 소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 상기 CMOS 공정의 깊은 n웰, n웰 및 n+ 소스-드레인 확산영역에 의하여 형성되는 수직형 바이폴라 정션 트랜지스터로 구현되는 전압 제어 발진기
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제1항에 있어서, 상기 부성 저항 셀은 깊은 n웰을 가지는 표준 3중 웰 CMOS 공정에서 구현되고, 에미터는 상기 CMOS 공정의 n+ 소스-드레인 확산영역에 의하여 형성되고, 베이스는 상기 CMOS 공정의 p웰, p+ 소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 상기 CMOS 공정의 깊은 n웰, n웰 및 n+ 소스-드레인 확산영역에 의하여 각각 형성되는 제1 및 제2 수직형 바이폴라 정션 트랜지스터를 포함하되, 상기 제1 및 제2 수직형 바이폴라 정션 트랜지스터는 서로 크로스 접속된 전압 제어 발진기
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인가되는 제어 전압에 위하여 출력 신호의 주파수를 변화시키는 전압 제어 발진기에 있어서, 상기 전압 제어 발진기의 부성 저항을 생성하기 위한 부성 저항 셀, 상기 부성 저항 셀 및 제1 전원 간에 접속되고, 상기 제어 전압에 의하여 임피던스를 가변시킴으로써, 출력 신호의 주파수를 가변시키는 LC 탱크, 및 상기 부성 저항 셀 및 제2 전원 간에 접속되고, 일정한 전류를 공급하기 위한 전류 소오스 를 포함하되, 상기 부성 저항 셀은 깊은 n웰을 가지는 표준 3중 웰 CMOS 공정에서 구현되고, 에미터는 상기 CMOS 공정의 n+ 소스-드레인 확산영역에 의하여 형성되고, 베이스는 상기 CMOS 공정의 p웰, p+ 소스-드레인 확산영역에 의하여 형성되고, 콜렉터는 상기 CMOS 공정의 깊은 n웰, n웰 및 n+ 소스-드레인 확산영역에 의하여 형성되는 제1 및 제2 수직형 바이폴라 정션 트랜지스터를 포함하되, 상기 제1 및 제2 수직형 바이폴라 정션 트랜지스터는 서로 크로스 접속된 전압 제어 발진기
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제1 단자, 제2 단자, 및 제3 단자를 각각 구비하고, 상기 제1 단자에 인가되는 입력 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 가변되는 제1 및 제2 능동 소자, 상기 제1 및 제2 능동 소자의 상기 제2 단자 및 제1 전원간에 접속되는 부하 임피던스, 및 상기 제1 및 제2 능동 소자의 상기 제3 단자 및 제2 전원 간에 접속되어, 상기 제1 및 제2 능동 소자에 일정 전류를 공급하기 위한 전류 소오스 를 포함하되, 상기 전류 소오스는 깊은 n웰을 가지는 표준 3중 웰 CMOS 공정에서 구현되고, 에미터는 상기 CMOS 공정의 n+ 소스-드레인 확산영역에 의하여 형성되고, 베이스는 상기 CMOS 공정의 p웰, p+ 소스-드레인 확산영역에 의하여 형성되며, 콜렉터는 상기 CMOS 공정의 깊은 n웰, n웰 및 n+ 소스-드레인 확산영역에 의하여 형성되는 수직형 바이폴라 정션 트랜지스터로 구현되는 차동 회로
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제4항에 있어서, 상기 제1 및 제2 능동 소자는 깊은 n웰을 가지는 표준 3중 웰 CMOS 공정에서 구현되고, 상기 제1 단자는 상기 CMOS 공정의 p웰, p+ 소스-드레인 확산영역에 의하여 형성되고, 상기 제2 단자는 상기 CMOS 공정의 깊은 n웰, n웰 및 n+ 소스-드레인 확산영역에 의하여 형성되며, 상기 제3 단자는 상기 CMOS 공정의 n+ 소스-드레인 확산영역에 의하여 형성되는 차동 회로
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코어 회로에 전류를 공급하거나, 코어 회로에 흐르는 전류를 검출하기 위한 전자 회로에 있어서, 제1 단자, 제2 단자, 및 제3 단자를 각각 구비하고, 상기 제1 단자에 인가되는 입력 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 가변되며, 상기 제1 단자 및 제2 단자는 서로 접속되고, 상기 제3 단자는 제2 전원에 접속되는 제1 능동 소자, 상기 제1 능동 소자의 상기 제1 단자에 접속되는 제1 단자, 상기 코어 회로에 접속되는 제2 단자, 및 제3 단자를 구비하고, 상기 제1 단자에 인가되는 입력 전압의 크기에 기초하여 상기 제2 단자로부터 상기 제3 단자로 흐르는 전류의 크기 및 방향이 가변되며, 상기 제3 단자는 상기 제2 전원에 접속되는 제2 능동 소자, 및 상기 제1 능동 소자의 상기 제2 단자에 일정 전류를 공급하기 위한 전류 소오스 를 포함하되, 상기 제1 및 제2 능동 소자는 깊은 n웰을 가지는 표준 3중 웰 CMOS 공정에서 구현되고, 상기 제1 단자는 상기 CMOS 공정의 p웰, p+ 소스-드레인 확산영역에 의하여 형성되고, 상기 제2 단자는 상기 CMOS 공정의 깊은 n웰, n웰 및 n+ 소스-드레인 확산영역에 의하여 형성되며, 상기 제3 단자는 상기 CMOS 공정의 n+ 소스-드레인 확산영역에 의하여 형성되는 전자 회로
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제6항에 있어서, 상기 제1 및 제2 능동 소자의 상기 제3 단자와 상기 제2 전원 간에 각각 접속된 임피던스를 더 포함하는 전자 회로
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제6항에 있어서, 상기 제1 및 제2 능동 소자의 상기 제3 단자와 상기 제2 전원 간에 각각 접속된 임피던스를 더 포함하는 전자 회로
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