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CMOS 소자 제조 방법 및 CMOS 소자(METHOD OF MANUFACTURING CMOS DEVICE AND THE CMOS DEVICE)

  • 기술번호 : KST2016006121
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 한 가지 양태에 따라서, Si 기판 상에 Si1-xGex 조성의 응력 인가층을 형성하는 단계; 상기 응력 인가층 상에 활성 영역을 형성하는 단계; 상기 활성 영역에 각각 Si 에피층과 Ge 에피층을 형성하는 단계; 상기 Si 에피층과 Ge 에피층 상에 유전막을 형성하는 단계; 상기 유전막 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 형성 후, 각각의 활성 영역에 소스 전극과 드레인 전극을 형성하여, nMOS와 pMOS 소자를 형성하는 단계를 포함하고, 상기 응력 인가층으로 인하여 상기 Si 에피층과 Ge 에피층에는 각각 인장 응력과 압축 응력이 인가되어, 전자와 정공의 이동도를 증대시키는 것을 특징으로 하는 CMOS 소자 제조 방법이 제공된다.
Int. CL H01L 21/20 (2006.01) H01L 21/8238 (2006.01) H01L 21/31 (2006.01)
CPC H01L 21/823807(2013.01) H01L 21/823807(2013.01)
출원번호/일자 1020140093036 (2014.07.23)
출원인 연세대학교 산학협력단
등록번호/일자
공개번호/일자 10-2016-0012266 (2016.02.03) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2014.07.23)
심사청구항수 5

출원인

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번호 이름 국적 주소
1 연세대학교 산학협력단 대한민국 서울특별시 서대문구

발명자

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번호 이름 국적 주소
1 고대홍 대한민국 경기 고양시 일산서구
2 김병주 대한민국 서울특별시 서대문구

대리인

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번호 이름 국적 주소
1 김승욱 대한민국 서울특별시 서초구 강남대로 ***, ***호(서초동, 두산베어스텔)(아이피마스터특허법률사무소)
2 이채형 대한민국 서울특별시 강남구 테헤란로 **길 ** (대치동 동구빌딩 *층) Neo국제특허법률사무소

최종권리자

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번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2014.07.23 수리 (Accepted) 1-1-2014-0691605-17
2 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.09.25 수리 (Accepted) 4-1-2014-5114224-78
3 선행기술조사의뢰서
Request for Prior Art Search
2015.03.10 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search
2015.05.11 발송처리완료 (Completion of Transmission) 9-6-2015-0032748-52
5 의견제출통지서
Notification of reason for refusal
2015.09.17 발송처리완료 (Completion of Transmission) 9-5-2015-0640361-68
6 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2015.11.16 수리 (Accepted) 1-1-2015-1111529-55
7 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2015.12.14 수리 (Accepted) 1-1-2015-1220037-27
8 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2016.01.18 수리 (Accepted) 1-1-2016-0052659-75
9 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2016.02.17 수리 (Accepted) 1-1-2016-0156589-83
10 지정기간연장 관련 안내서
Notification for Extension of Designated Period
2016.02.22 발송처리완료 (Completion of Transmission) 1-5-2016-0026804-38
11 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2016.03.17 수리 (Accepted) 1-1-2016-0255382-84
12 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2016.03.17 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2016-0255387-12
13 거절결정서
Decision to Refuse a Patent
2016.03.31 발송처리완료 (Completion of Transmission) 9-5-2016-0237831-18
14 [법정기간연장]기간연장(단축, 경과구제)신청서
[Extension of Legal Period] Request for Extension of Period (Reduction, Expiry Reconsideration)
2016.04.04 수리 (Accepted) 7-1-2016-0016725-42
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
Si 기판 상에 Si1-xGex 조성의 응력 인가층을 형성하는 단계;상기 응력 인가층 상에 활성 영역을 형성하는 단계;상기 활성 영역에 각각 Si 에피층과 Ge 에피층을 형성하는 단계;상기 Si 에피층과 Ge 에피층 상에 유전막을 형성하는 단계;상기 유전막 상에 게이트 전극을 형성하는 단계;상기 게이트 전극 형성 후, 각각의 활성 영역에 소스 전극과 드레인 전극을 형성하여, nMOS와 pMOS 소자를 형성하는 단계를 포함하고, 상기 응력 인가층으로 인하여 상기 Si 에피층과 Ge 에피층에는 각각 인장 응력과 압축 응력이 인가되어, 전자와 정공의 이동도를 증대시키는 것을 특징으로 하는 CMOS 소자 제조 방법
2 2
청구항 1에 있어서, 상기 응력 인가층은 상기 Si 에피층과 Ge 에피층의 격자상수 사이의 고유의 격자상수 크기를 갖도록 소정의 두께로 형성하는 것을 특징으로 하는 CMOS 소자 제조 방법
3 3
청구항 2에 있어서, 상기 응력 인가층은 1 ㎛ 이상의 두께로 형성하는 것을 특징으로 하는 CMOS 소자 제조 방법
4 4
청구항 2에 있어서, 상기 Si 에피층과 Ge 에피층은 상기 응력 인가층으로 인하여 야기되는 응력의 영향을 받을 수 있는 두께로 형성하는 것을 특징으로 하는 CMOS 소자 제조 방법
5 5
청구항 4에 있어서, 상기 Si 에피층과 Ge 에피층은 50 nm 이하의 두께로 형성하는 것을 특징으로 하는 CMOS 소자 제조 방법
6 6
청구항 1 내지 청구항 5 중 어느 한 항에 있어서, 상기 응력 인가층은 그 두께 방향으로 조성이 일정한 것을 특징으로 하는 CMOS 소자 제조 방법
7 7
청구항 1 내지 청구항 5 중 어느 한 항에 있어서, 상기 응력 인가층은 그 두께 방향으로 조성에 구배가 있는 것을 특징으로 하는 CMOS 소자 제조 방법
8 8
청구항 7에 있어서, 상기 응력 인가층은 상기 Si 기판에 가까운 곳에서는 Si이 풍부하고 Si 기판에서 멀어질수록 Ge이 풍부한 조성 구배를 갖는 것을 특징으로하는 CMOS 소자 제조 방법
9 9
청구항 8에 있어서, 상기 응력 인가층 형성시 초기에 SiH4 SiH4 가스를 투입하고, 점차 GeH4의 가스양을 증가시키켜, 상기 응력 인가층이 조성 구배를 갖도록 하는 것을 특징으로 하는 CMOS 소자 제조 방법
10 10
청구항 1 내지 청구항 5 중 어느 한 항에 있어서, 상기 Si 기판과 응력 인가층 사이에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 소자 제조 방법
11 11
Si 기판 상에 형성된 Si1-xGex 조성의 응력 인가층;상기 응력 인가층 상의 활성 영역에 각각 형성된 각각 Si 에피층과 Ge 에피층;상기 Si 에피층과 Ge 에피층 상에 형성된 유전막;상기 유전막 상에 형성된 게이트 전극;상기 각각의 활성 영역에 형성된 소스 전극과 드레인 전극을 포함하고, 상기 응력 인가층으로 인하여 상기 Si 에피층과 Ge 에피층에는 각각 인장 응력과 압축 응력이 인가되어, 전자와 정공의 이동도를 증대시키는 것을 특징으로 하는 CMOS 소자
12 12
청구항 11에 있어서, 상기 응력 인가층은 상기 Si 에피층과 Ge 에피층의 격자상수 사이의 고유의 격자상수 크기를 갖도록 소정의 두께로 형성되는 것을 특징으로 하는 CMOS 소자
13 13
청구항 12에 있어서, 상기 응력 인가층은 1 ㎛ 이상의 두께로 형성되는 것을 특징으로 하는 CMOS 소자
14 14
청구항 12에 있어서, 상기 Si 에피층과 Ge 에피층은 상기 응력 인가층으로 인하여 야기되는 응력의 영향을 받을 수 있는 두께로 형성하는 것을 특징으로 하는 CMOS 소자
15 15
청구항 14에 있어서, 상기 Si 에피층과 Ge 에피층은 50 nm 이하의 두께로 형성하는 것을 특징으로 하는 CMOS 소자
16 16
청구항 11 내지 청구항 15 중 어느 한 항에 있어서, 상기 응력 인가층은 그 두께 방향으로 조성에 구배가 있는 것을 특징으로 하는 CMOS 소자
17 17
청구항 16에 있어서, 상기 응력 인가층은 상기 Si 기판에 가까운 곳에서는 Si이 풍부하고 Si 기판에서 멀어질수록 Ge이 풍부한 조성 구배를 갖는 것을 특징으로하는 CMOS 소자
18 18
청구항 11 내지 청구항 15 중 어느 한 항에 있어서, 상기 Si 기판과 응력 인가층 사이에 산화막을 더 포함하는 것을 특징으로 하는 CMOS 소자
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.