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기판 상에 제공된 활성층;상기 활성층 상에 위치하고 상기 활성층의 일부를 노출하는 게이트 리쎄스 영역을 포함한 캡층;상기 캡층 상에 위치하고, 상기 캡층에 오믹 접촉하며 서로 이격된 소스 전극 및 드레인 전극;상기 소스 전극과 상기 드레인 전극 상에 위치하고, 상기 게이트 리쎄스 영역에 대응되는 개구부를 구비하여 상기 게이트 리쎄스 영역을 노출시키는 절연층;상기 절연층 상에 제공되고, 상기 게이트 리쎄스 영역과 상기 개구부를 관통하는 게이트 발(gate foot) 및 상기 게이트 발(gate foot)에 의해 지지되는 게이트 머리(gate head)를 포함하는 게이트 전극; 및상기 게이트 전극에 전기적으로 연결되며 상기 게이트 전극으로 구동 전압을 제공하는 패드부를 포함하고, 상기 게이트 발(gate foot)과 상기 게이트 머리(gate head) 각각은 상기 패드부와 인접할수록 그 폭이 상이해지는 고전자 이동도 트랜지스터
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제1 항에 있어서,상기 게이트 발(gate foot)은 0
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제1 항에 있어서,상기 게이트 발(gate foot)은 상기 패드부와 인접할수록 그 폭이 커지고, 상기 게이트 머리(gate head)도 상기 패드부와 인접할수록 그 폭이 커지는 고전자 이동도 트랜지스터
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제1 항에 있어서,상기 게이트 발(gate foot)은 상기 패드부와 인접할수록 그 폭이 작아지고, 상기 게이트 머리(gate head)도 상기 패드부와 인접할수록 그 폭이 작아지는 고전자 이동도 트랜지스터
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5
제1 항에 있어서,평면상에서 볼 때, 상기 게이트 발(gate foot)과 상기 게이트 머리(gate head) 각각은 가운데에 위치한 가상의 선을 기준으로 그 상부에 위치하는 제1 부분과, 상기 가상의 선을 기준으로 그 하부에 위치하는 제2 부분을 포함하는 고전자 이동도 트랜지스터
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제5 항에 있어서,상기 제1 부분과 상기 제2 부분에 각각 포함된 상기 게이트 발(gate foot)과 상기 게이트 머리(gate head)는 상기 가상의 선과 인접할수록 그 폭이 커지는 고전자 이동도 트랜지스터
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7
제5 항에 있어서,상기 제1 부분과 상기 제2 부분에 각각 포함된 상기 게이트 발(gate foot)과 상기 게이트 머리(gate head)는 상기 가상의 선과 인접할수록 그 폭이 작아지는 고전자 이동도 트랜지스터
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8
제1 항에 있어서,상기 소스 전극과 상기 드레인 전극 각각은 상기 패드부와 인접할수록 그 폭이 상이한 고전자 이동도 트랜지스터
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9
제8 항에 있어서,상기 소스 전극과 상기 드레인 전극 각각은 상기 패드부와 인접할수록 그 폭이 작아지는 고전자 이동도 트랜지스터
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10
제8 항에 있어서,상기 소스 전극과 상기 드레인 전극 각각은 상기 패드부와 인접할수록 그 폭이 커지는 고전자 이동도 트랜지스터
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11
제1 항에 있어서,평면상에서 볼 때, 상기 소스 전극과 상기 드레인 전극 각각은 가운데에 위치한 가상의 선을 기준으로 그 상부에 위치하는 제1 부분과, 상기 가상의 선을 기준으로 그 하부에 위치하는 제2 부분을 포함하는 고전자 이동도 트랜지스터
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제11 항에 있어서,상기 제1 부분과 상기 제2 부분에 각각 포함된 상기 소스 전극과 상기 드레인 전극은 상기 가상의 선과 인접할수록 그 폭이 작아지는 고전자 이동도 트랜지스터
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제11 항에 있어서,상기 제1 부분과 상기 제2 부분에 각각 포함된 상기 소스 전극과 상기 드레인 전극은 상기 가상의 선과 인접할수록 그 폭이 커지는 고전자 이동도 트랜지스터
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기판 상에 활성층 및 캡층을 순차적으로 형성하는 단계;상기 캡층 상에 상기 캡층과 오믹 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계;상기 소스 전극 및 상기 드레인 전극 상에 상기 캡층 표면 일부를 노출시키는 개구부를 포함한 절연층을 형성하는 단계;상기 노출된 캡층 표면을 식각하여 그 하부에 배치된 상기 활성층을 노출시키는 게이트 리쎄스 영역을 형성하는 단계; 및상기 게이트 리쎄스 영역과 상기 절연층을 관통하는 게이트 발(gate foot) 및 상기 게이트 발(gate foot)에 지지되는 게이트 머리(gate head)를 구비한 게이트 전극을 형성하되, 상기 게이트 전극과 전기적으로 연결되어 상기 게이트 전극으로 구동 전압을 제공하는 패드부를 형성하는 단계를 포함하고, 상기 게이트 발(gate foot)과 상기 게이트 머리(gate head) 각각은 상기 패드부와 인접할수록 그 폭이 상이해지는 고전자 이동도 트랜지스터의 제조방법
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제14 항에 있어서,상기 게이트 발(gate foot)은 0
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제14 항에 있어서,상기 게이트 발(gate foot)은 상기 패드부와 인접할수록 그 폭이 커지고, 상기 게이트 머리(gate head)도 상기 패드부와 인접할수록 그 폭이 커지는 고전자 이동도 트랜지스터의 제조방법
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제14 항에 있어서,상기 게이트 발(gate foot)은 상기 패드부와 인접할수록 그 폭이 작아지고, 상기 게이트 머리(gate head)도 상기 패드부와 인접할수록 그 폭이 작아지는 고전자 이동도 트랜지스터의 제조방법
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제14 항에 있어서,상기 소스 전극과 상기 드레인 전극 각각은 상기 패드부와 인접할수록 그 폭이 상이한 고전자 이동도 트랜지스터의 제조방법
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