| 1 |
1
서로 마주보는 제1 면과 제2 면을 포함하고, 상기 제1 면과 상기 제2 면을 관통하는 비아홀을 구비한 기판;상기 기판의 제1 면 상에 제공된 활성층;상기 활성층 상에 위치하고 상기 활성층의 일부를 노출하는 게이트 리쎄스 영역을 포함한 캡층;상기 캡층 및 상기 활성층 중 어느 하나의 층 상에 위치하며 오믹 접촉한 소스 전극 및 드레인 전극;상기 소스 전극과 상기 드레인 전극 상에 위치하고 상기 게이트 리쎄스 영역에 대응되는 개구부를 구비하여 상기 게이트 리쎄스 영역을 노출시키는 절연층;상기 절연층 상에서 상기 소스 전극과 상기 드레인 전극 사이에 위치한 제1 전계 전극; 상기 절연층 상에서 상기 제1 전계 전극과 전기적으로 연결되는 게이트 전극; 및상기 기판의 제2 면 상에 제공되며 상기 비아홀을 통해 상기 활성층과 접촉되는 제2 전계 전극을 포함하는 고전자 이동도 트랜지스터
|
| 2 |
2
제1 항에 있어서,상기 제2 전계 전극은 상기 기판의 제2 면 상에서 상기 게이트 전극과 상기 드레인 전극 사이 영역에 대응되는 고전자 이동도 트랜지스터
|
| 3 |
3
제1 항에 있어서,상기 제2 전계 전극은 상기 비아홀 내에 제공되는 고전자 이동도 트랜지스터
|
| 4 |
4
제1 항에 있어서,상기 비아홀은 상기 기판을 관통하고, 상기 기판 상에 배치된 상기 활성층의 일부까지 관통하는 고전자 이동도 트랜지스터
|
| 5 |
5
제4 항에 있어서,상기 제2 전계 전극은 전도성 물질을 포함하는 금속, 합금, 전도성 산화물 또는 전도성 금속 질화물 중 선택된 하나를 포함하는 고전자 이동도 트랜지스터
|
| 6 |
6
제1 항에 있어서,상기 제2 전계 전극은 상기 소스 전극 또는 상기 게이트 전극 중 적어도 어느 하나의 전극과 전기적으로 연결되는 고전자 이동도 트랜지스터
|
| 7 |
7
제1 항에 있어서,상기 게이트 전극과 상기 제1 전계 전극은 동일한 물질을 포함하는 고전자 이동도 트랜지스터
|
| 8 |
8
제1 항에 있어서,상기 게이트 전극은,상기 게이트 리쎄스 영역과 상기 개구부를 관통하는 게이트 다리; 및 상기 게이트 다리와 상기 절연층에 의해 지지되는 게이트 머리를 포함하는 고전자 이동도 트랜지스터
|
| 9 |
9
제8 항에 있어서,상기 제1 전계 전극은 상기 게이트 머리로부터 상기 드레인 전극 방향으로 연장되는 고전자 이동도 트랜지스터
|
| 10 |
10
제1 항에 있어서,상기 제2 전계 전극 상에 배치된 보호층을 더 포함하는 고전자 이동도 트랜지스터
|
| 11 |
11
기판의 제1 면 상에 활성층 및 캡층을 순차적으로 형성하는 단계;상기 캡층 상에서 상기 캡층 및 상기 활성층 중 어느 하나의 층과 오믹 접촉하는 소스 전극 및 드레인 전극을 형성하는 단계;상기 소스 전극과 상기 드레인 전극 상에 절연층과 제1 감광막을 순차적으로 형성하는 단계;상기 제1 감광막을 패터닝하여 상기 절연층의 일부를 외부로 노출시키는 제1 감광막 개구부를 포함하는 제1 감광막 패턴을 형성하는 단계;상기 제1 감광막 패턴을 식각 마스크로 하여 상기 절연층을 식각하되, 상기 제1 감광막 개구부에 대응되며 상기 캡층을 외부로 노출시키는 개구부를 포함하도록 상기 절연층을 식각하는 단계;상기 개구부를 포함하는 절연층 상에 제2 감광막을 형성하는 단계;상기 제2 감광막을 패터닝하여 게이트 전극을 위한 제2 감광막 개구부를 포함하는 제2 감광막 패턴을 형성하는 단계;상기 제2 감광막 패턴을 식각 마스크로 하여 상기 노출된 캡층을 식각하여 상기 활성층의 상면 일부를 노출시키는 게이트 리쎄스 영역을 형성하는 단계;상기 게이트 리쎄스 영역과, 상기 식각된 절연층 상에 제1 금속층을 증착하여 게이트 전극 및 제1 전계 전극을 형성하는 단계;상기 기판의 제1 면과 마주보는 제2 면 상에 식각 마스크를 배치하는 단계;상기 기판의 제2 면의 일부를 식각하여 상기 활성층의 배면을 노출시키는 비아홀을 형성하는 단계; 및상기 식각된 기판의 제2 면 상에 제2 금속층을 형성하여 상기 노출된 활성층의 배면과 접촉하는 제2 전계 전극을 형성하는 단계를 포함하는 고전자 이동도 트랜지스터의 제조방법
|
| 12 |
12
제11 항에 있어서,상기 제2 전계 전극은 상기 기판의 제2면 상에서 상기 게이트 전극과 상기 드레인 전극 사이 영역에 대응되는 고전자 이동도 트랜지스터의 제조방법
|
| 13 |
13
제11 항에 있어서,상기 게이트 전극과 상기 제1 전계 전극이 형성된 기판의 제1 면 상에 접착 물질을 코팅하고 상기 접착 물질을 통해 상기 기판의 제1 면 상에 캐리어 웨이퍼를 합착하는 단계를 더 포함하는 고전자 이동도 트랜지스터의 제조방법
|
| 14 |
14
제13 항에 있어서,상기 캐리어 웨이퍼와 합착되지 않은 상기 기판의 제2 면에 웨이퍼 박막화 공정을 수행하는 단계를 더 포함하는 고전자 이동도 트랜지스터의 제조방법
|
| 15 |
15
제11 항에 있어서,상기 비아홀은 상기 기판을 관통하고, 상기 기판 상에 배치된 상기 활성층의 일부까지 관통하는 고전자 이동도 트랜지스터의 제조방법
|
| 16 |
16
제11 항에 있어서,상기 제2 전계 전극은 상기 소스 전극 또는 상기 게이트 전극 중 적어도 어느 하나의 전극과 전기적으로 연결되는 고전자 이동도 트랜지스터의 제조방법
|
| 17 |
17
제11 항에 있어서,상기 게이트 전극과 상기 제1 전계 전극은 동일한 물질을 포함하는 고전자 이동도 트랜지스터의 제조방법
|
| 18 |
18
제11 항에 있어서,상기 제2 전계 전극 상에 보호층을 형성하는 단계를 더 포함하는 고전자 이동도 트랜지스터의 제조방법
|
