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아연산화질화물(ZnON)을 포함하는 베이스 박막(base thin film)을 준비하는 단계; 및상기 베이스 박막 상에 UV 조사 및 오존(O3) 처리를 하는 동시에 열처리를 수행하는 것을 포함하는 후처리 공정을 수행하여 상기 베이스 박막의 전도성(conductivity)을 감소시키는 단계를 포함하되,상기 아연산화질화물을 포함하는 상기 베이스 박막은, N-O 결합 및 O-O 결합을 포함하고, 상기 후처리 공정에서 수행되는 UV 파장 값은, 상기 베이스 박막의 N-O 결합을 해리시키는 제1 파장 값, 및 상기 베이스 박막의 O-O 결합을 해리시키는 O-O 결합을 해리시키는 제2 파장 값을 갖는 것을 포함하는 박막의 제조 방법
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제1 항에 있어서,상기 제1 파장 값은 185nm이고, 상기 제2 파장 값은 254nm인 것을 포함하는 박막의 제조 방법
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제1 항에 있어서,상기 후처리 공정은, 175℃ 이하의 온도에서 수행되는 것을 포함하는 박막의 제조 방법
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제1 항에 있어서,상기 베이스 박막의 산소 결함(oxygen defect)에 따른 발광 강도(intensity)는, 상기 후처리 공정을 수행함에 따라 감소되는 것을 포함하는 박막의 제조 방법
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기판을 준비하는 단계;상기 기판 상에, 아연 및 질소의 화합물을 포함하는 활성층을 형성하는 단계;상기 활성층과 중첩되는 게이트 전극을 형성하는 단계; 및상기 활성층 및 상기 게이트 전극 사이에 게이트 절연막을 형성하는 단계를 포함하되,상기 활성층은, 채널영역 및 상기 채널영역 양측에 배치되고 상기 채널영역보다 높은 전도성을 갖는 콘택영역들을 갖는 것을 포함하되, 상기 채널영역 및 상기 콘택영역들을 갖는 상기 활성층을 형성하는 단계는,상기 활성층 상에 UV 조사 및 오존 처리를 하는 동시에 열처리를 수행하는 것을 포함하는 후처리 공정을 수행하는 것을 포함하되,상기 활성층은, 아연산화질화물(ZnON)을 포함하고, 상기 아연산화질화물을 포함하는 상기 활성층은, N-O 결합 및 O-O 결합을 포함하고, 상기 후처리 공정에서 수행되는 UV 파장 값은, 상기 활성층의 N-O 결합을 해리시키는 제1 파장 값, 및 상기 활성층의 O-O 결합을 해리시키는 O-O 결합을 해리시키는 제2 파장 값을 갖는 것을 포함하는 박막 트랜지스터의 제조 방법
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제5 항에 있어서,상기 채널영역 및 상기 콘택영역들을 갖는 상기 활성층을 형성하는 단계는,상기 활성층의 양측에 소스 전극 및 드레인 전극을 형성하는 단계; 및상기 소스 전극 및 상기 드레인 전극을 마스크(mask)로 사용하여, 상기 후처리 공정을 수행하는 단계를 포함하는 박막 트랜지스터의 제조 방법
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제5 항에 있어서,상기 채널영역 및 상기 콘택영역들을 갖는 상기 활성층을 형성하는 단계는,상기 활성층 상에, 상기 채널영역을 노출시키고 상기 콘택영역들을 덮는 마스크 패턴을 형성하는 단계; 및상기 활성층 상에 UV 조사 및 오존 처리를 하는 동시에 열처리를 수행하는 단계를 포함하는 박막 트랜지스터의 제조 방법
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제7 항에 있어서,상기 채널영역 및 상기 콘택영역들을 갖는 상기 활성층을 형성하는 단계는,상기 마스크 패턴을 제거하는 단계; 및상기 콘택영역들 상에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법
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제5 항에 있어서,상기 열처리는, 175℃ 이하의 온도에서 수행되는 것을 포함하는 박막 트랜지스터의 제조 방법
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제5 항에 있어서,상기 활성층을 형성하는 단계 후,상기 활성층 상에 보호층(protection layer)을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법
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기판;상기 기판 상의 아연산화질화물을 포함하는 활성층;상기 활성층과 중첩되는 위치의 게이트 전극; 및상기 활성층 및 상기 게이트 전극 사이의 게이트 절연막을 포함하되,상기 활성층은, 채널영역 및 상기 채널영역 양측에 배치되고 상기 채널영역보다 높은 전도성을 갖는 콘택영역들을 갖는 것을 포함하되,상기 채널 영역은, 상기 콘택영역들과 비교하여, N-O 결합의 개수 및 O-O 결합의 개수가 적은 것을 포함하는 박막 트랜지스터
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제11 항에 있어서,상기 기판은, 플렉서블(flexible) 기판인 것을 포함하거나, 상기 활성층 상의 보호층을 더 포함하는 박막 트랜지스터
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제11 항에 있어서,상기 콘택영역들은, 제1 콘택영역 및 제2 콘택영역을 갖고,상기 제1 및 제2 콘택영역들 상에 각각 배치되는 소스 전극 및 드레인 전극을 더 포함하되, 상기 소스 전극은 상기 드레인 전극에 인접한 일 측벽을 갖고, 상기 드레인 전극은 상기 소스 전극에 인접한 일 측벽을 갖되, 상기 제1 콘택 영역과 상기 채널 영역의 경계면 및 상기 소스 전극의 상기 일 측벽은 정렬되고, 상기 제2 콘택 영역과 상기 채널 영역의 경계면 및 상기 드레인 전극의 상기 일 측벽은 정렬되는 것을 포함하는 박막 트랜지스터
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