맞춤기술찾기

홈으로 가기
맞춤기술찾기
이전대상기술
프린트하기

이전대상기술

반도체 소자

  • 기술번호 : KST2021007440
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
상담신청 PDF 받기
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 실시예들에 따른 반도체 소자는 기판 상의 반도체 층; 상기 반도체 층의 상부에 정의된 활성 핀들; 상기 활성 핀들 각각의 측벽들을 덮는 스페이서; 상기 활성 핀들을 가로지르는 게이트 패턴; 상기 게이트 패턴의 양측에 각각 제공된 소스 영역 및 드레인 영역; 및 상기 소스 영역과 상기 드레인 영역에 각각 접촉하는 소스 전극 및 드레인 전극을 포함하되, 상기 활성 핀들 각각의 상기 측벽들과 상기 게이트 패턴 사이에 상기 스페이서가 개재되고, 상기 활성 핀들 각각은, 그의 상부에 금속-반도체 화합물 층을 포함하고, 상기 금속-반도체 화합물 층은 상기 게이트 패턴과 접촉할 수 있다.
Int. CL H01L 29/778 (2006.01.01) H01L 29/78 (2006.01.01) H01L 29/66 (2006.01.01)
CPC
출원번호/일자 1020200044633 (2020.04.13)
출원인 한국전자통신연구원
등록번호/일자
공개번호/일자 10-2021-0067836 (2021.06.08) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보 대한민국  |   1020190155619   |   2019.11.28
법적상태 공개
심사진행상태 수리
심판사항
구분 국내출원/신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 N
심사청구항수 1

출원인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 출원인 표입니다.
번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 발명자 표입니다.
번호 이름 국적 주소
1 정현욱 대전광역시 유성구
2 강동민 대전광역시 유성구
3 김성일 대전광역시 유성구
4 김해천 대전광역시 유성구
5 민병규 세종특별자치시
6 배성범 대전시 유성구
7 안호균 대전광역시 유성구
8 이상흥 대전시 서구
9 이종민 대전시 유성구
10 이형석 대전광역시 서구
11 임종원 대전광역시 서구
12 장성재 대전광역시 유성구
13 장유진 세종특별자치시 대평

대리인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 대리인 표입니다.
번호 이름 국적 주소
1 특허법인 고려 대한민국 서울특별시 강남구 테헤란로 *길 ** *층(역삼동)

최종권리자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 최종권리자 표입니다.
번호 이름 국적 주소
최종권리자 정보가 없습니다
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2020.04.13 수리 (Accepted) 1-1-2020-0380984-86
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판 상의 반도체 층;상기 반도체 층의 상부에 정의된 활성 핀들;상기 활성 핀들 각각의 측벽들을 덮는 스페이서;상기 활성 핀들을 가로지르는 게이트 패턴;상기 게이트 패턴의 양측에 각각 제공된 소스 영역 및 드레인 영역; 및상기 소스 영역과 상기 드레인 영역에 각각 접촉하는 소스 전극 및 드레인 전극을 포함하되,상기 활성 핀들 각각의 상기 측벽들과 상기 게이트 패턴 사이에 상기 스페이서가 개재되고,상기 활성 핀들 각각은, 그의 상부에 금속-반도체 화합물 층을 포함하고,상기 금속-반도체 화합물 층은 상기 게이트 패턴과 접촉하는 반도체 소자
지정국 정보가 없습니다
패밀리정보가 없습니다
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 방위사업청 한국전자통신연구원(ETRI) 민군겸용기술개발사업 초고주파 대역용 3D TIV 집적화 공정 및 적층형 InP/GaN 소자 기술 개발