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환형 구조의 CMOS 전압 제어 발진기에 있어서,차동 역할을 하며 상호 교차 결합 구조를 가지는 NMOS 쌍;상기 NMOS 쌍의 드레인 단자에 상호 교차 결합 구조로 연결되는 PMOS 쌍;상기 NMOS 쌍의 드레인 단자에 연결되어 제어 전압에 따라 RC 지연 값이 변경되는 주파수 튜닝 블록; 및다수 개의 추가적인 전압 레벨을 통해 상기 제어 전압을 생성하는 레벨 시프터를 포함하고,상기 제어 전압을 통해 상기 CMOS 전압 제어 발진기가 선형적인 주파수 특성을 가지는CMOS 전압 제어 발진기
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제1항에 있어서,상기 레벨 시프터는 NMOS 시리즈의 소스 폴로어를 통해 상기 제어 전압의 전압 레벨을 낮춘 변형된 제어 전압을 생성하며,PMOS 시리즈의 소스 폴로어를 통해 상기 제어 전압의 전압 레벨을 높인 변형된 제어 전압을 생성함으로써 다수 개의 전압 레벨을 생성하는 것을 특징으로 하는 CMOS 전압 제어 발진기
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제1항에 있어서,상기 CMOS 전압 제어 발전기의 동작 속도를 높이기 위한 부 스큐 지연 경로(Negative Skewed Delay Path)를 추가하기 위한 인버터 셀; 및상기 동작 속도를 제어하기 위한 지연 시간을 조절하는 트랜지스터 부하 배열을 더 포함하는 것을 특징으로 하는 CMOS 전압 제어 발진기
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제4항에 있어서,상기 인버터 셀은 상기 CMOS 전압 제어 발진기를 환형 구조로 형성할 때에 단을 연결하기 위한 트랜지스터들로 구성되는 것을 특징으로 하는 CMOS 전압 제어 발진기
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제4항에 있어서,상기 트랜지스터 부하 배열의 부하 값이 커질수록 상기 CMOS 전압 제어 발진기의 출력 전압의 지연이 감소하여 출력 주파수가 높아지는 것을 특징으로 하는 CMOS 전압 제어 발진기
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제1항에 있어서,상기 주파수 튜닝 블록은상기 제어 전압에 따라 트랜스 컨덕턴스(Trans Conductance)가 변경되는 다수 개의 NMOS 배열; 및상기 RC 지연 값의 변화를 제어하는 커패시터 뱅크를 포함하는 것을 특징으로 하는 CMOS 전압 제어 발진기
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제7항에 있어서,상기 NMOS 배열은 상기 제어 전압의 크기에 따라 크기가 결정되며,상기 NMOS 쌍의 드레인 단자에 각각 병렬로 연결되는 것을 특징으로 하는 CMOS 전압 제어 발진기
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제7항에 있어서,상기 커패시터 뱅크의 커패시턴스가 증가할수록 상기 RC 지연이 증가하여 상기 CMOS 전압 제어 발진기의 출력 주파수가 낮아지는 것을 특징으로 하는 CMOS 전압 제어 발진기
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환형 구조의 CMOS 전압 제어 발진기의 제어 전압과 변형된 제어 전압들을 생성하는 레벨 시프터에 있어서,시리즈로 연결된 하나의 NMOS 시리즈; 및상기 NMOS 시리즈 중 상기 제어 전압이 입력되는 NMOS의 게이트 단자와 연결되는 하나의 PMOS 시리즈를 포함하고,상기 변형된 제어 전압들은 상기 제어 전압보다 일정 크기만큼 높거나 낮은 전압인 것을 특징으로 하는 레벨 시프터
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제10항에 있어서,상기 CMOS 전압 제어 발진기는,차동 역할을 하며 상호 교차 결합 구조를 가지는 NMOS 쌍;상기 NMOS 쌍의 드레인 단자에 상호 교차 결합 구조로 연결되는 PMOS 쌍;상기 NMOS 쌍의 드레인 단자에 연결되어 제어 전압에 따라 RC 지연 값이 변경되는 주파수 튜닝 블록;CMOS 전압 제어 발전기의 동작 속도를 높이기 위한 부 스큐 지연 경로(Negative Skewed Delay Path)를 추가하기 위한 인버터 셀; 및상기 동작 속도를 제어하기 위한 지연 시간을 조절하는 트랜지스터 부하 배열을 포함하여 구성되는 것을 특징으로 하는 레벨 시프터
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제10항에 있어서,상기 NMOS 시리즈의 소스 폴로어를 통해 상기 제어 전압의 전압 레벨을 낮춘 변형된 제어 전압을 생성하며,상기 PMOS 시리즈의 소스 폴로어를 통해 상기 제어 전압의 전압 레벨을 높인 변형된 제어 전압을 생성함으로써 다수 개의 전압 레벨을 생성하는 것을 특징으로 하는 레벨 시프터
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