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제1 입력 신호를 드라이빙하여 제1 신호 전송 라인으로 출력하는 메인 드라이빙부;상기 메인 드라이빙부의 출력 신호에 엠파시스 동작을 수행하는 엠파시스 구동부;상기 엠파시스 구동부의 출력 신호에 이퀄라이징 동작을 수행하고, 제2 신호 전송 라인을 통해 전달되는 제2 입력 신호를 미분하여 제1 신호 전송 라인에 반영하는 제1 크로스토크 제어부; 및제1 크로스토크 제어부의 출력 신호에 이퀄라이징 동작을 수행하고, 제3 신호 전송 라인을 통해 전달되는 제3 입력 신호를 미분하여 제1 신호 전송 라인에 반영하는 제2 크로스토크 제어부를 구비하는 신호 전달 회로
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제1항에 있어서,상기 엠파시스 동작은 디 엠파시스 동작인 것을 특징으로 하는 신호 전달 회로
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삭제
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제1항에 있어서,상기 크로스토크 제어부는 필터 구조를 가지는 것을 특징으로 하는 신호 전달 회로
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제1항에 있어서,상기 크로스토크 제어부는 하이 패스 필터 구조를 가지는 것을 특징으로 하는 신호 전달 회로
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제1항에 있어서,상기 제1 신호 전송 라인과 상기 제2 신호 전송 라인은 서로 인접하게 배치되는 것을 특징으로 하는 신호 전달 회로
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입력 신호를 드라이빙하여 제1 신호 전송 라인으로 출력하는 메인 드라이빙부;상기 메인 드라이빙부의 출력 신호에 엠파시스 동작을 수행하는 엠파시스 구동부;제2 신호 전송 라인을 통해 전달되는 신호를 입력받는 제1 서브 드라이빙부;상기 제1 서브 드라이빙부의 출력 신호에 예정된 제1 커패시턴스를 반영하여 상기 제1 신호 전송 라인에 추가하기 위한 제1 커패시터;제3 신호 전송 라인을 통해 전달되는 신호를 입력받는 제2 서브 드라이빙부; 및상기 제2 서브 드라이빙부의 출력 신호에 예정된 제2 커패시턴스를 반영하여 상기 제1 신호 전송 라인에 추가하기 위한 제2 커패시터를 구비하는 신호 전송 회로
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8
제7항에 있어서,상기 제1 신호 전송 라인 상에 삽입된 저항을 더 구비하는 신호 전송 회로
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9
제7항에 있어서,상기 제1 및 제2 커패시터는 제어 신호에 응답하여 상기 예정된 제1 및 제2 커패시턴스가 조절되는 것을 특징으로 하는 신호 전송 회로
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제9항에 있어서,상기 제어 신호는 데이터 트래이닝 동작을 통해 정의되는 것을 특징으로 하는 신호 전송 회로
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제7항에 있어서,상기 제1 신호 전송 라인과 상기 제2 신호 전송 라인은 서로 인접하게 배치되는 것을 특징으로 하는 신호 전송 회로
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12
제7항에 있어서,상기 엠파시스 동작은 디 엠파시스 동작인 것을 특징으로 하는 신호 전송 회로
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13
제1 입력 신호를 드라이빙하여 제1 신호 전송 라인으로 출력하는 메인 드라이빙부;상기 메인 드라이빙부의 출력 신호에 엠파시스 동작을 수행하는 엠파시스 구동부;예정된 제1 단위 시간마다 제2 신호 전송 라인을 통해 전달되는 신호의 일부 정보를 상기 제1 신호 전송 라인에 반영하기 위한 제1 크로스토크 제어부; 및예정된 제2 단위 시간마다 제3 신호 전송 라인을 통해 전달되는 신호의 일부 정보를 상기 제1 신호 전송 라인에 반영하기 위한 제2 크로스토크 제어부를 구비하는 신호 전송 회로
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제13항에 있어서,상기 제1 크로스토크 제어부는,상기 제2 신호 전송 라인을 통해 전달되는 신호를 예정된 구동력으로 구동하기 위한 서브 드라이빙부; 및상기 서브 드라이빙부의 출력 신호에 예정된 커패시턴스를 반영하여 상기 제1 신호 전송 라인에 추가하기 위한 커패시터를 구비하는 것을 특징으로 하는 신호 전송 회로
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제14항에 있어서,상기 예정된 제1 단위 시간은 상기 서브 드라이빙부의 구동력에 따라 가변하는 것을 특징으로 하는 신호 전송 회로
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제14항에 있어서,상기 커패시터는 제어 신호에 응답하여 상기 예정된 커패시턴스가 조절되는 것을 특징으로 하는 신호 전송 회로
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제16항에 있어서,상기 제어 신호는 데이터 트래이닝 동작을 통해 정의되는 것을 특징으로 하는 신호 전송 회로
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제13항에 있어서,상기 제1 신호 전송 라인과 상기 제2 신호 전송 라인은 서로 인접하게 배치되는 것을 특징으로 하는 신호 전송 회로
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제13항에 있어서,상기 엠파시스 동작은 디 엠파시스 동작인 것을 특징으로 하는 신호 전송 회로
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