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복수의 입력 신호를 디코딩하여, 복수의 디코딩 신호를 출력하는 디코딩부; 및제어 클록 신호에 응답하여 동작하고, 상기 복수의 디코딩 신호를 각각 적어도 두 번 연쇄적으로 래치하여, 글리치를 포함하지 않는 복수의 유효한 디코딩 신호를 출력하는 마스터／슬레이브 래치부를 포함하고,상기 마스터／슬레이브 래치부의 상기 적어도 두 번의 연쇄적인 래치 동작은 서로 교대로 실행되고, 상기 마스터／슬레이브 래치부의 상기 적어도 두 번의 연쇄적인 래치 동작 각각이 실행되는 시간은, 상기 복수의 디코딩 신호 중 일부 또는 전체에 상기 글리치가 발생하는 시간 보다 더 긴 것을 특징으로 하는 디코더
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제1항에 있어서, 상기 디코딩부는,상기 복수의 입력 신호를 각각 반전시키고, 복수의 반전 신호를 출력하는 반전 회로;상기 복수의 입력 신호와 상기 복수의 반전 신호를 프리-디코딩하고, 복수의 프리-디코딩 신호를 출력하는 프리-디코딩 회로; 및상기 복수의 프리-디코딩 신호를 디코딩하고, 상기 복수의 디코딩 신호를 출력하는 메인-디코딩 회로를 포함하는 것을 특징으로 하는 디코더
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제2항에 있어서,상기 프리-디코딩 회로는 복수의 AND 게이트를 포함하고,상기 복수의 AND 게이트 각각은 상기 복수의 입력 신호와 상기 복수의 반전 신호 중 적어도 두 개의 신호를 로직 연산하고, 그 연산 결과에 따라 상기 복수의 프리-디코딩 신호 중 하나를 출력하는 것을 특징으로 하는 디코더
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제3항에 있어서,상기 복수의 AND 게이트 각각은 스태틱(static) 타입의 로직 회로인 것을 특징으로 하는 디코더
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제2항에 있어서,상기 메인-디코딩 회로는 복수의 AND 게이트를 포함하고,상기 복수의 AND 게이트 각각은 상기 복수의 프리-디코딩 신호 중 적어도 두 개의 신호를 로직 연산하고, 그 연산 결과에 따라 상기 복수의 디코딩 신호 중 하나를 출력하는 것을 특징으로 하는 디코더
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제5항에 있어서,상기 복수의 AND 게이트 각각은 스태틱 타입의 로직 회로인 것을 특징으로 하는 디코더
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제1항에 있어서,상기 마스터／슬레이브 래치부는 복수의 마스터／슬레이브 래치 회로들을 포함하고, 상기 복수의 마스터／슬레이브 래치 회로들 각각은 상기 제어 클록 신호에 응답하여, 상기 복수의 디코딩 신호 중 하나를 래치하여, 상기 복수의 유효한 디코딩 신호 중 하나를 출력하는 것을 특징으로 하는 디코더
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제7항에 있어서,상기 복수의 마스터／슬레이브 래치 회로들 각각은 마스터／슬레이브 D 플립플롭을 포함하는 것을 특징으로 하는 디코더
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제7항에 있어서, 상기 복수의 마스터／슬레이브 래치 회로들 각각은,상기 제어 클록 신호에 응답하여, 상기 복수의 디코딩 신호 중 하나를 래치하고, 래치 신호를 출력하는 마스터 래치; 및상기 제어 클록 신호에 응답하여, 상기 래치 신호를 래치하고, 상기 복수의 유효한 디코딩 신호 중 하나를 출력하는 슬레이브 래치를 포함하고,상기 마스터 래치와 상기 슬레이브 래치는 서로 교대로 동작하는 것을 특징으로 하는 디코더
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반도체 메모리 장치에 있어서,복수의 메모리 셀들을 포함하는 메모리 셀 어레이;복수의 워드 라인을 통하여, 상기 복수의 메모리 셀에 각각 연결되고, 상기 반도체 메모리 장치의 기입 또는 판독 동작시, 상기 복수의 워드 라인 중 적어도 하나를 선택하기 위해, 복수의 로우 어드레스 신호를 디코딩하여, 글리치를 포함하지 않는 복수의 유효한 로우 디코딩 신호를 출력하는 X-디코더; 및복수의 비트 라인을 통하여, 상기 복수의 메모리 셀에 각각 연결되고, 상기 기입 또는 판독 동작시, 상기 복수의 비트 라인들 중 적어도 하나를 선택하기 위해, 복수의 칼럼 어드레스 신호를 디코딩하여, 글리치를 포함하지 않는 복수의 유효한 칼럼 디코딩 신호를 출력하는 Y-디코더를 포함하는 것을 특징으로 하는 반도체 메모리 장치
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제10항에 있어서,상기 복수의 메모리 셀들 각각은 기입 또는 소거 상태에 따라 가변하는 저항값을 갖는 저항 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치
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제10항에 있어서, 상기 X-디코더는,상기 복수의 로우 어드레스 신호를 디코딩하여, 복수의 로우 디코딩 신호를 출력하는 디코딩부; 및제어 클록 신호에 응답하여, 상기 복수의 로우 디코딩 신호를 각각 다단으로 래치하여, 복수의 유효한 로우 디코딩 신호를 출력하는 마스터／슬레이브 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치
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제12항에 있어서,상기 디코딩부는 스태틱(static) 타입의 복수의 로직 회로들을 포함하는 것을 특징으로 하는 반도체 메모리 장치
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제13항에 있어서,상기 마스터／슬레이브 래치부는 복수의 마스터／슬레이브 래치 회로들을 포함하고, 상기 복수의 마스터／슬레이브 래치 회로들 각각은 상기 제어 클록 신호에 응답하여, 상기 복수의 로우 디코딩 신호 중 하나를 래치하여, 상기 복수의 유효한 로우 디코딩 신호 중 하나를 출력하는 것을 특징으로 하는 반도체 메모리 장치
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15
제14항에 있어서,상기 복수의 마스터／슬레이브 래치 회로들 각각은 마스터／슬레이브 D 플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치
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제14항에 있어서, 상기 복수의 마스터／슬레이브 래치 회로들 각각은,상기 제어 클록 신호에 응답하여, 상기 복수의 로우 디코딩 신호 중 하나를 래치하고, 래치 신호를 출력하는 마스터 래치; 및상기 제어 클록 신호에 응답하여, 상기 래치 신호를 래치하고, 상기 복수의 유효한 로우 디코딩 신호 중 하나를 출력하는 슬레이브 래치를 포함하고,상기 마스터 래치와 상기 슬레이브 래치는 서로 교대로 동작하는 것을 특징으로 하는 반도체 메모리 장치
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제10항에 있어서, 상기 Y-디코더는,상기 복수의 칼럼 어드레스 신호를 디코딩하여, 복수의 칼럼 디코딩 신호를 출력하는 디코딩부; 및제어 클록 신호에 응답하여, 상기 복수의 칼럼 디코딩 신호를 각각 다단으로 래치하여, 복수의 유효한 칼럼 디코딩 신호를 출력하는 마스터／슬레이브 래치부를 포함하는 것을 특징으로 하는 반도체 메모리 장치
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제17항에 있어서,상기 디코딩부는 스태틱 타입의 복수의 로직 회로들을 포함하는 것을 특징으로 하는 반도체 메모리 장치
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제17항에 있어서,상기 마스터／슬레이브 래치부는 복수의 마스터／슬레이브 래치 회로들을 포함하고, 상기 복수의 마스터／슬레이브 래치 회로들 각각은 상기 제어 클록 신호에 응답하여, 상기 복수의 칼럼 디코딩 신호 중 하나를 래치하여, 상기 복수의 유효한 칼럼 디코딩 신호 중 하나를 출력하는 것을 특징으로 하는 반도체 메모리 장치
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제19항에 있어서,상기 복수의 마스터／슬레이브 래치 회로들 각각은 마스터／슬레이브 D 플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치
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제20항에 있어서, 상기 복수의 마스터／슬레이브 래치 회로들 각각은,상기 제어 클록 신호에 응답하여, 상기 복수의 칼럼 디코딩 신호 중 하나를 래치하고, 래치 신호를 출력하는 마스터 래치; 및상기 제어 클록 신호에 응답하여, 상기 래치 신호를 래치하고, 상기 복수의 유효한 칼럼 디코딩 신호 중 하나를 출력하는 슬레이브 래치를 포함하고,상기 마스터 래치와 상기 슬레이브 래치는 서로 교대로 동작하는 것을 특징으로 하는 반도체 메모리 장치
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