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기준 클록에 응답하여, 입력 신호를 출력 데이터의 제 1 비트열로 변환하도록 구성되는 기준 ADC(Analog-to-Digital Converter);소스 클록을 지연 시간만큼 지연시켜 메인 클록을 출력하도록 구성되는 지연 회로; 및상기 메인 클록에 응답하여, 상기 입력 신호를 상기 출력 데이터의 제 2 비트열로 변환하도록 구성되는 메인 ADC를 포함하되,상기 제 2 비트열에 포함되는 제 1 비트의 값이 상기 제 2 비트열에 포함되는 제 2 비트의 값과 동일한 경우, 상기 입력 신호의 레벨이 변경되는 방향 및 상기 제 1 비트의 상기 값에 기초하여 상기 지연 시간이 조절되는 전자 회로
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제 1 항에 있어서,상기 제 1 비트열은 상기 출력 데이터의 상위 비트들을 포함하고,상기 제 2 비트열은 상기 출력 데이터의 상기 상위 비트들 외의 하위 비트들을 포함하는 전자 회로
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제 1 항에 있어서,상기 제 1 비트는 상기 제 2 비트열의 최상위 비트를 포함하고,상기 제 2 비트는 상기 제 2 비트열의 상기 최상위 비트에 인접하고 상기 최상위 비트보다 하위인 비트를 포함하는 전자 회로
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제 1 항에 있어서,상기 출력 데이터는 상기 기준 클록 및 상기 메인 클록과 관련되는 제 1 타이밍들에 대응하여 생성되고,상기 입력 신호의 상기 레벨이 변경되는 상기 방향은 상기 제 1 타이밍들 직후의 제 2 타이밍들에 대응하여 생성되는 후행 출력 데이터 및 상기 제 1 타이밍 직전의 제 3 타이밍들에 대응하여 생성되는 선행 출력 데이터 사이의 차이에 기초하여 획득되는 전자 회로
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5
제 1 항에 있어서,상기 기준 클록의 타이밍이 상기 메인 클록의 타이밍과 상이한 경우, 상기 제 1 비트의 상기 값이 상기 제 2 비트의 상기 값과 동일한 전자 회로
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6
제 1 항에 있어서,상기 지연 시간이 증가 또는 감소함에 따라, 상기 메인 클록의 타이밍들이 늦춰지거나 앞당겨지는 전자 회로
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7
제 1 항에 있어서,상기 제 1 비트가 제 1 논리 값을 갖고 상기 입력 신호의 상기 레벨이 증가하는 경우, 상기 지연 시간이 조절됨에 따라 상기 메인 클록의 타이밍들이 늦춰지고,상기 제 1 비트가 제 2 논리 값을 갖고 상기 입력 신호의 상기 레벨이 증가하는 경우, 상기 지연 시간이 조절됨에 따라 상기 메인 클록의 상기 타이밍들이 앞당겨지는 전자 회로
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8
제 1 항에 있어서,상기 제 1 비트가 제 1 논리 값을 갖고 상기 입력 신호의 상기 레벨이 감소하는 경우, 상기 지연 시간이 조절됨에 따라 상기 메인 클록의 타이밍들이 앞당겨지고,상기 제 1 비트가 제 2 논리 값을 갖고 상기 입력 신호의 상기 레벨이 감소하는 경우, 상기 지연 시간이 조절됨에 따라 상기 메인 클록의 상기 타이밍들이 늦춰지는 전자 회로
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제 1 항에 있어서,상기 출력 데이터는 상기 기준 클록 및 상기 메인 클록과 관련되는 제 1 타이밍들에 대응하여 생성되고,상기 전자 회로는:상기 제 1 타이밍들 직후의 제 2 타이밍들에 대응하여 생성되는 후행 출력 데이터 및 상기 제 1 타이밍들 직전의 제 3 타이밍들에 대응하여 생성되는 선행 출력 데이터 사이의 차이에 기초하여, 상기 입력 신호의 상기 레벨이 변경되는 상기 방향을 지시하는 기울기 값을 출력하도록 구성되는 기울기 계산기; 및상기 제 1 비트의 상기 값 및 상기 기울기 값에 기초하여, 상기 지연 시간이 조절되도록 지연 보정 값을 출력하도록 구성되는 지연 보정기를 더 포함하는 전자 회로
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10
제 9 항에 있어서,상기 제 1 비트가 제 1 논리 값을 갖고 상기 기울기 값이 상기 제 1 논리 값을 갖는 경우, 상기 지연 시간은 상기 지연 보정 값에 기초하여 증가하고,상기 제 1 비트가 제 2 논리 값을 갖고 상기 기울기 값이 상기 제 1 논리 값을 갖는 경우, 상기 지연 시간은 상기 지연 보정 값에 기초하여 감소하고,상기 제 1 비트가 상기 제 1 논리 값을 갖고 상기 기울기 값이 상기 제 2 논리 값을 갖는 경우, 상기 지연 시간은 상기 지연 보정 값에 기초하여 감소하는 전자 회로
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11
제 9 항에 있어서,상기 지연 보정기로부터 출력되는 지연 보정 값들을 누적시켜 최종 보정 값을 출력하도록 구성되는 어큐뮬레이터를 더 포함하되,상기 지연 시간은 상기 최종 보정 값에 기초하여 증가하거나 감소하는 전자 회로
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12
제 11 항에 있어서,상기 어큐뮬레이터는, 기준 시간 동안 또는 기준 개수의 지연 보정 값들이 누적될 때까지, 상기 지연 보정기로부터 출력되는 상기 지연 보정 값들을 누적시키도록 더 구성되는 전자 회로
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13
제 9 항에 있어서,상기 제 1 비트 및 상기 제 2 비트에 기초하여, 상기 기준 클록의 타이밍이 상기 메인 클록의 타이밍과 상이함을 지시하는 검출 값을 출력하도록 구성되는 타이밍 오류 검출기를 더 포함하되,상기 기울기 계산기 및 상기 지연 보정기는 상기 검출 값에 응답하여 활성화되고, 상기 검출 값이 출력되지 않는 경우에는 비활성화되도록 더 구성되는 전자 회로
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14
제 1 항에 있어서,상기 지연 시간이 조절됨에 따라, 상기 메인 클록의 타이밍이 상기 기준 클록의 타이밍과 동일해지도록 조절되는 전자 회로
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15
기준 클록에 응답하여, 입력 신호를 복수의 출력 데이터의 제 1 비트열들로 변환하도록 구성되는 기준 ADC(Analog-to-Digital Converter);소스 클록을 상이한 지연 시간들만큼 지연시켜, 상이한 타이밍들을 제공하는 복수의 메인 클록을 각각 출력하도록 구성되는 복수의 지연 회로; 및상기 복수의 메인 클록에 각각 응답하여, 상기 입력 신호를 상기 복수의 출력 데이터의 제 2 비트열들로 각각 변환하도록 구성되는 복수의 메인 ADC를 포함하되,상기 제 2 비트열들 중 하나의 제 2 비트열에 포함되는 제 1 비트의 값이 상기 하나의 제 2 비트열에 포함되는 제 2 비트의 값과 동일한 경우, 상기 입력 신호의 레벨이 변경되는 방향 및 상기 제 1 비트의 상기 값에 기초하여, 상기 하나의 제 2 비트열에 대응하는 출력 데이터와 관련되는 메인 클록의 타이밍이 조절되는 전자 회로
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16
제 15 항에 있어서,상기 복수의 메인 클록은, 상기 입력 신호가 상기 상이한 타이밍들 각각에서 연속하여 샘플링되도록, 시간-인터리빙(Time-interleaved)하고,상기 기준 클록의 타이밍은 상기 기준 클록의 주기마다 다른 메인 클록의 타이밍에 대응하는 전자 회로
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17
제 15 항에 있어서,상기 복수의 메인 클록의 상기 상이한 타이밍들이 조절되도록, 상기 복수의 지연 회로의 상기 상이한 지연 시간들이 조절되고,상기 복수의 지연 회로의 상기 상이한 지연 시간들은 상기 입력 신호의 상기 레벨이 변경되는 상기 방향 및 상기 제 2 비트열들에 각각 포함되는 제 1 비트들의 값들에 각각 기초하여 독립적으로 조절되는 전자 회로
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18
상이한 제 1 타이밍들을 제공하는 복수의 보조 클록에 각각 응답하여, 입력 신호를 복수의 출력 데이터의 제 1 비트열들로 각각 변환하도록 구성되는 복수의 보조 ADC(Analog-to-Digital Converter); 및상이한 제 2 타이밍들을 제공하는 복수의 메인 클록에 각각 응답하여, 상기 입력 신호를 상기 복수의 출력 데이터의 제 2 비트열들로 각각 변환하도록 구성되는 복수의 메인 ADC를 포함하되,상기 제 2 비트열들 중 하나의 제 2 비트열에 포함되는 제 1 비트의 값이 상기 하나의 제 2 비트열에 포함되는 제 2 비트의 값과 동일한 경우, 상기 입력 신호의 레벨이 변경되는 방향 및 상기 제 1 비트의 상기 값에 기초하여, 상기 하나의 제 2 비트열에 대응하는 출력 데이터와 관련되는 메인 클록의 타이밍이 조절되고,상기 복수의 보조 클록은 시간-인터리빙(Time-interleaved)하고, 상기 복수의 메인 클록은 시간-인터리빙하고, 상기 복수의 보조 클록 및 상기 복수의 메인 클록의 각 주기마다 다른 보조 클록의 타이밍이 다른 메인 클록의 타이밍과 대응하는 전자 회로
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19
제 18 항에 있어서,상기 복수의 메인 클록의 상기 상이한 제 2 타이밍들이 조절됨에 따라, 상기 복수의 메인 클록의 상기 상이한 제 2 타이밍들이 상기 복수의 보조 ADC 중에서 선택되는 하나의 보조 ADC의 제 1 타이밍들과 동일해지도록 정렬되는 전자 회로
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20
제 18 항에 있어서,상기 복수의 보조 ADC의 개수와 상기 복수의 메인 ADC의 개수는 서로소이고,상기 복수의 보조 클록 및 상기 복수의 메인 클록의 다른 주기들에서, 상기 상이한 제 1 타이밍들 각각은 상기 상이한 제 2 타이밍들 각각 모두와 한 번씩 대응하는 전자 회로
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