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오프셋 보정이 적용된 아날로그-디지털 데이터 변환기 및 보정방법(Offset Calibration-Applied Analog-to-Digital Data Converter and Offset Calibration Method)

  • 기술번호 : KST2018002482
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 일 실시예에 따르면, 선형성을 향상시키면서도, 전력 소모와 칩 면적을 감소시킬 수 있는 오프셋 보정이 적용된 아날로그-디지털 데이터 변환기 및 보정방법을 제공한다.
Int. CL H03M 1/06 (2016.09.22) H03M 1/12 (2016.09.22)
CPC H03M 1/06(2013.01) H03M 1/06(2013.01) H03M 1/06(2013.01) H03M 1/06(2013.01) H03M 1/06(2013.01)
출원번호/일자 1020160108288 (2016.08.25)
출원인 한국과학기술원
등록번호/일자 10-1836222-0000 (2018.03.02)
공개번호/일자 10-2018-0023261 (2018.03.07) 문서열기
공고번호/일자 (20180419) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2016.08.25)
심사청구항수 16

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 류승탁 대한민국 대전광역시 유성구
2 오동렬 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 이철희 대한민국 서울특별시 강남구 도곡로**길 **(역삼동) 베리타스빌딩, *-*층(베리타스국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2016.08.25 수리 (Accepted) 1-1-2016-0827952-15
2 선행기술조사의뢰서
Request for Prior Art Search		 2017.02.10 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2017.05.12 수리 (Accepted) 9-1-2017-0014767-16
4 의견제출통지서
Notification of reason for refusal		 2017.06.29 발송처리완료 (Completion of Transmission) 9-5-2017-0455125-84
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2017.08.22 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2017-0810142-97
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2017.08.22 수리 (Accepted) 1-1-2017-0810123-29
7 최후의견제출통지서
Notification of reason for final refusal		 2017.12.18 발송처리완료 (Completion of Transmission) 9-5-2017-0883402-09
8 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2018.01.05 보정승인 (Acceptance of amendment) 1-1-2018-0016717-61
9 등록결정서
Decision to grant		 2018.02.20 발송처리완료 (Completion of Transmission) 9-5-2018-0122488-55
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
N(N≥2, N은 정수)개의 전압-시간 변환기(voltage-to-time converter; VTC)를 포함하는 VTC 어레이;상기 VTC 어레이와 연결되고, 상기 VTC 어레이로 기준전압을 제공하기 위해 적어도 두 개 이상의 저항(resistor)을 포함하는 저항 어레이(resistor array);상기 VTC 어레이에 연결되고, 상기 VTC 어레이로부터의 출력을 입력받아 보간(interpolation)을 수행하는 인버터 어레이(inverter array);상기 인버터 어레이에 연결되고, 상기 인버터 어레이로부터의 출력을 디지털화하는 셋-리셋 래치 어레이(set-reset latch array); 및상기 셋-리셋 래치 어레이에 연결되고, 상기 셋-리셋 래치 어레이로부터 출력을 비교함으로써 영교차점(zero-crossing point)의 오프셋을 비교하는 디지털 연산부를 포함하되,일측이 상기 저항 어레이와 연결되고, 타측이 상기 VTC 어레이에 연결되는 복수의 스위치를 포함하는 스위치 어레이를 더 포함하고, 상기 복수의 스위치 각각의 타측은 대표값 입력을 위해 상기 VTC 어레이의 인접하는 두 개의 VTC와 연결되어 상기 인접하는 두 개의 VTC 사이에 상기 인접하는 두 개의 VTC 각각에 입력되는 서로 다른 대표값이 아닌 중간 대표값의 입력이 가능하도록 하는 것을 특징으로 하는 데이터 변환기(data converter)
2 2
삭제
3 3
제1항에 있어서,상기 디지털 연산부는,상기 오프셋 비교 결과에 근거하여 보정값을 조절하는 것을 특징으로 하는 데이터 변환기
4 4
제1항에 있어서,오프셋 보정 전압을 생성하기 위해 적어도 하나의 저항 또는 적어도 하나의 스위치를 갖는 보정 저항 및 스위치 어레이(calibration resistor and switch array)를 더 포함하는 것을 특징으로 하는 데이터 변환기
5 5
제1항에 있어서,상기 N개의 VTC 각각은,상기 VTC로부터의 출력전압의 슬로프 또는 시간 지연을 조절하기 위해, 적어도 하나의 전류셀(current cell) 또는 적어도 하나의 가변 캐패시터(variable capacitor)를 더 포함하는 것을 특징으로 하는 데이터 변환기
6 6
제1항에 있어서,상기 디지털 연산부는,보정 기준 래더(calibration reference ladder), 클럭 디바이더(clock divider), 클럭 카운터(clock counter), 디코더(decoder) 및 보정 로직(calibration logic)에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 데이터 변환기
7 7
N(N≥2, N은 정수)개의 전압-시간 변환기(voltage-to-time converter; VTC) 각각이 아날로그 신호에 대응되는 아날로그 입력전압 및 기준전압을 입력받는 전압입력과정;상기 N개의 VTC 각각이 상기 아날로그 입력전압 및 상기 기준전압 차이를 증폭한 차동출력(differential output)을 각각 출력하는 차동출력과정; 및상기 N 개의 VTC 중, 인접하는 두 개의 VTC 출력 중 한 VTC의 출력을 나머지 한 VTC의 출력과 겹치도록 슬로프 및 시간 지연을 조정하는 보정을 수행하는 VTC간 보정과정을 포함하되,영교차점(zero-crossing point)이 최소 전압값과 최대 전압값 사이의 대표값에 가장 가까이 위치하는 기준 VTC를 설정하고, 상기 VTC를 기준으로 상기 N개의 VTC 각각을 일방향인 제1 방향의 제1 영역에 존재하는 VTC와 상기 제1 방향의 반대 방향인 제2 방향의 제2 영역에 존재하는 VTC로 구분하는 기준설정과정을 더 포함하는 것을 특징으로 하는 오프셋 보정방법(offset calibration method)
8 8
삭제
9 9
제7항에 있어서,상기 대표값은,상기 최소 전압값과 상기 최대 전압값의 중간값(mean value)인 것을 특징으로 하는 오프셋 보정방법
10 10
제7항에 있어서,상기 기준 VTC로부터의 두 출력 중 한 출력을 기준출력으로 설정하는 기준출력설정과정을 더 포함하는 것을 특징으로 하는 오프셋 보정방법
11 11
제7항에 있어서,상기 N개의 VTC 각각의 두 출력단자 중, 상기 제1 방향에 위치하는 출력단자로부터의 출력을 상기 제2 방향에 위치하는 출력단자로부터의 출력과 겹쳐질 때까지 증가 또는 감소시키는 보정을 수행하는 과정을 더 포함하는 것을 특징으로 하는 오프셋 보정방법
12 12
제7항에 있어서,상기 VTC 간 보정과정은,상기 기준 VTC에 가까이 위치한 VTC부터 멀리 위치한 VTC까지 순차적으로 보정을 수행하는 것을 특징으로 하는 오프셋 보정방법
13 13
제12항에 있어서,상기 VTC 간 보정과정은,상기 제1 영역 또는 상기 제2 영역에 위치한 VTC부터 멀리 위치한 VTC까지 순차적으로 보정하되, 상기 제1 영역 또는 상기 제2 영역 중 선택된 한 영역에 존재하는 모든 VTC 간 보정이 종료되면, 나머지 한 영역에 위치한 VTC 간 보정을 수행하는 것을 특징으로 하는 오프셋 보정방법
14 14
제13항에 있어서,상기 VTC 간 보정과정은,상기 기준 VTC로부터 가장 가까이 위치하는 VTC의 k(N≥k≥1, k는 정수)를 1, 가장 멀리 위치하는 VTC의 k를 N으로 정의하면, k번째 VTC와 (k+1)번째 VTC 간 보정을 수행하기 이전에 상기 k번째 VTC 자기 자신의 두 출력의 보정을 먼저 수행하는 것을 특징으로 하는 오프셋 보정방법
15 15
제14항에 있어서,상기 k번째 VTC 자기 자신의 두 출력의 보정은,상기 k번째 VTC의 두 출력단자 중, 상기 (k+1)번째 VTC에 가까이 위치한 출력단자로부터의 출력을 (k-1)번째 VTC에 가까이 위치한 출력단자로부터의 출력에 맞춰질 때까지 감소 또는 증가시키는 보정을 수행하는 것을 특징으로 하는 오프셋 보정방법
16 16
제7항에 있어서,상기 아날로그 입력전압 및 상기 기준전압은,저항 어레이(resistor array)와 스위치 어레이(switch array)에 포함되는 다수의 스위치 개폐에 의해 조절되는 것을 특징으로 하는 오프셋 보정방법
17 17
제7항에 있어서,상기 N개의 VTC 각각은,상기 N개의 VTC 각각으로부터의 출력전압의 슬로프 또는 시간 지연을 조절하기 위해, 적어도 하나의 전류셀(current cell) 또는 적어도 하나의 가변 캐패시터(variable capacitor)를 포함하는 것을 특징으로 하는 오프셋 보정방법
18 18
제7항에 있어서,상기 VTC 간 보정방법은,(N-1)번의 VTC 간 오프셋 보정과 N번의 VTC 자기보정을 포함하는 것을 특징으로 하는 오프셋 보정방법
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순번 연구부처 주관기관 연구사업 연구과제
1 미래창조과학부 한국전자통신연구원 연구개발지원사업 정보통신.방송 연구개발사업 10 GSPS급 초고속 ADC IP 제작 및 DAC 회로 구조 개발(2016)