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제 1 아날로그 신호 및 제 2 아날로그 신호에 기초하여 제 1 디지털 출력 신호를 생성하도록 구성되는 ADC(Analog to Digital Converter); 및상기 제 1 아날로그 신호를 상기 제 1 디지털 출력 신호로 변환하는 것과 관련되는 제 1 양자화 에러에 기초하여, 상기 ADC로의 입력을 위해 피드백 될 상기 상기 제 2 아날로그 신호를 생성하도록 구성되는 노이즈 커플링 필터를 포함하되,상기 노이즈 커플링 필터는, 디지털 도메인에서 클럭에 기초하여, 상기 제 1 양자화 에러로부터 변환되는 제 1 디지털 에러 신호에 대해 노이즈 쉐이핑(noise shaping)을 수행하고 상기 노이즈 쉐이핑의 결과로부터 상기 제 2 아날로그 신호를 생성하도록 더 구성되는 전자 회로
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2
제 1 항에 있어서,상기 ADC는, 상기 제 1 아날로그 신호의 레벨로부터 상기 제 2 아날로그 신호의 레벨을 빼서 얻어지는 레벨의 제 3 아날로그 신호를 상기 제 1 디지털 출력 신호로 변환하도록 더 구성되는 전자 회로
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3
제 2 항에 있어서,상기 제 1 양자화 에러의 크기는 상기 제 3 아날로그 신호의 레벨에 대응하는 값과 상기 제 1 디지털 출력 신호에 의해 표현되는 값 사이의 차이와 관련되는 전자 회로
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제 1 항에 있어서,상기 노이즈 커플링 필터는 상기 노이즈 쉐이핑을 수행하여 상기 제 1 디지털 에러 신호에 포함되는 신호 성분들 중 기준 주파수 이하의 주파수들을 갖는 신호 성분들을 감쇄시키도록 더 구성되는 전자 회로
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제 1 항에 있어서,상기 제 1 디지털 에러 신호에 의해 표현되는 데이터는 상기 제 1 양자화 에러의 크기와 관련되는 전자 회로
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6
제 1 항에 있어서,상기 노이즈 커플링 필터는,상기 클럭에 기초하여, 상기 제 1 양자화 에러를 상기 제 1 디지털 에러 신호로 변환하고,상기 클럭에 기초하여 상기 제 1 디지털 에러 신호에 대해 상기 노이즈 쉐이핑을 수행하여 제 2 디지털 에러 신호를 생성하고,상기 클럭에 기초하여 상기 제 2 디지털 에러 신호를 상기 제 2 아날로그 신호로 변환하도록 더 구성되는 전자 회로
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7
제 6 항에 있어서,상기 제 1 양자화 에러를 상기 제 1 디지털 에러 신호로 변환하는 것과 관련되는 제 2 양자화 에러의 크기는, 상기 제 1 양자화 에러의 크기에 대응하는 값과 상기 제 1 디지털 에러 신호에 의해 표현되는 값 사이의 차이와 관련되는 전자 회로
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8
제 1 항에 있어서,상기 제 1 디지털 출력 신호를 누적하여 제 2 디지털 출력 신호를 생성하도록 구성되는 디지털 적분기를 더 포함하는 전자 회로
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9
제 8 항에 있어서,상기 제 2 디지털 출력 신호를 제 4 아날로그 신호로 변환하도록 구성되는 DAC(Digital to Analog Converter)를 더 포함하되,상기 제 1 아날로그 신호는 상기 제 4 아날로그 신호가 상기 ADC로의 상기 입력을 위해 피드백 됨에 따라 제공되는 전자 회로
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10
제 1 아날로그 신호가 제 2 아날로그 신호에 기초하여 제 1 디지털 출력 신호로 변환됨에 따라 생성되는 제 1 양자화 에러를 변환하여 제 1 디지털 에러 신호를 생성하도록 구성되는 노이즈 커플링 ADC;상기 제 1 디지털 에러 신호에 포함되는 신호 성분들 중 기준 주파수 이하의 주파수들을 갖는 신호 성분들을 감쇄시켜 제 2 디지털 에러 신호를 생성하도록 구성되는 디지털 필터; 및상기 제 2 디지털 에러 신호를 변환하여 상기 제 2 아날로그 신호를 생성하도록 구성되는 노이즈 커플링 DAC를 포함하는 전자 회로
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11
제 10 항에 있어서,상기 제 2 아날로그 신호의 레벨로부터 상기 제 1 아날로그 신호의 레벨을 빼서 얻어지는 레벨을 갖는 제 3 아날로그 신호를 상기 제 1 디지털 출력 신호로 변환하도록 구성되는 메인 ADC를 더 포함하는 전자 회로
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12
제 11 항에 있어서,상기 메인 ADC는 클럭을 생성하도록 더 구성되고, 상기 디지털 필터는 상기 메인 ADC로부터 수신되는 상기 클럭에 기초하여 상기 제 2 디지털 에러 신호를 생성하도록 더 구성되는 전자 회로
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제 10 항에 있어서,상기 노이즈 커플링 ADC는, 상기 제 1 양자화 에러를 상기 제 1 디지털 에러 신호로 변환하는 것과 관련되는 제 2 양자화 에러를 생성하도록 더 구성되는 전자 회로
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제 1 시점에 기준 노드에 형성되는 제 1 전압에 기초하여 제 1 디지털 출력 신호를 생성하고, 상기 제 1 디지털 출력 신호를 생성함에 따라 상기 제 1 시점 이후의 제 2 시점에 상기 기준 노드에 형성되는 제 2 전압에 기초하여 제 1 디지털 에러 신호를 생성하고, 제 2 디지털 에러 신호가 수신됨에 따라 상기 제 2 시점 이후의 제 3 시점에 상기 기준 노드에 형성되는 제 3 전압에 기초하여 제 2 디지털 출력 신호를 생성하도록 구성되는 ADC; 및상기 제 1 디지털 에러 신호에 포함되는 신호 성분들 중 기준 주파수 이상의 주파수들을 갖는 신호 성분들을 감쇄시켜 생성되는 상기 제 2 디지털 에러 신호를 상기 ADC로 제공하도록 구성되는 디지털 필터를 포함하는 전자 회로
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15
제 14 항에 있어서,상기 ADC는, 상기 기준 노드로 연결되는 제 1 그룹의 커패시터들을 포함하고,상기 제 1 그룹의 상기 커패시터들은 상기 제 1 전압에 기초하여 상기 제 1 디지털 출력 신호에 의해 표현되는 데이터에 대응하여 에너지를 저장하도록 구성되는 전자 회로
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16
제 15 항에 있어서,상기 ADC는, 상기 기준 노드로 연결되는 제 2 그룹의 커패시터들을 포함하고,상기 제 2 그룹의 상기 커패시터들은 상기 제 2 전압에 기초하여 상기 제 1 디지털 에러 신호에 의해 표현되는 데이터에 대응하여 에너지를 저장하도록 구성되는 전자 회로
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17
제 16 항에 있어서,상기 ADC는 상기 제 1 그룹의 상기 커패시터들 및 상기 제 2 그룹의 상기 커패시터들을 포함하는 하나의 SAR ADC로 구현되는 전자 회로
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18
제 14 항에 있어서,상기 ADC는,상기 제 1 전압의 레벨을 공통 모드 전압의 레벨과 비교하여 비교 결과를 생성하도록 구성되는 비교기; 및상기 비교 결과에 기초하여 상기 제 1 전압의 상기 레벨과 관련되는 상기 제 1 디지털 출력 신호를 생성하도록 구성되는 로직 회로를 포함하는 전자 회로
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제 14 항에 있어서,상기 제 1 디지털 출력 신호를 누적하도록 구성되는 디지털 적분기를 더 포함하되,상기 제 1 전압은 상기 디지털 적분기에 의해 누적되는 상기 제 1 디지털 출력 신호에 기초하여 상기 기준 노드에 형성되는 전자 회로
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20
제 14 항에 있어서,상기 제 1 전압은, 상기 제 1 디지털 에러 신호가 생성됨에 따라 상기 제 2 시점과 상기 제 3 시점 사이의 제 4 시점에 상기 기준 노드에 형성되는 제 4 전압에 기초하여 형성되는 전자 회로
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제 20 항에 있어서,상기 ADC는, 상기 제 1 디지털 출력 신호의 데이터에 대응하여 동작하는 제 1 그룹의 스위치들, 상기 제 1 디지털 에러 신호의 데이터에 대응하여 동작하는 제 2 그룹의 스위치들, 및 상기 제 2 디지털 에러 신호의 데이터에 대응하여 동작하는 제 3 그룹의 스위치들을 포함하는 스위치 회로를 포함하는 전자 회로
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제 21 항에 있어서,상기 제 1 그룹의 상기 스위치들의 동작에 기초하여 상기 기준 노드에 상기 제 2 전압이 형성되고, 상기 제 2 그룹의 상기 스위치들의 동작에 기초하여 상기 기준 노드에 상기 제 4 전압이 형성되고, 상기 제 3 그룹의 상기 스위치들의 동작에 기초하여 상기 기준 노드에 상기 제 3 전압이 형성되는 전자 회로
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