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제1전극;상기 제1전극 상에 형성되는 반도체 기판; 상기 반도체 기판 상에 형성되는 절연층;상기 절연층 상에 서로 이격되어 형성되는 제2전극; 상기 제2전극이 형성된 영역을 제외한 상기 절연층의 식각에 의해 노출된 반도체 기판의 윈도우 상에 성장한 반도체 산화막; 및상기 제2전극 및 상기 반도체 산화막 상에 형성되는 그래핀; 을 포함하고,상기 그래핀의 페르미 준위가 제어되어 상기 반도체 기판 및 상기 그래핀의 일함수(work function)의 차이가 조절되고, 다수 캐리어(Majority carrier)가 상기 그래핀으로부터 상기 반도체 기판으로 이동하며,상기 반도체 기판은 p형 반도체로 구성되고,상기 반도체 기판 및 상기 그래핀의 쇼트키 장벽 높이가 0
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제1항에 있어서, 상기 그래핀의 페르미 준위는 상기 반도체 기판 및 상기 그래핀의 계면에 성장하는 상기 반도체 산화막으로 인하여 광원에 의해 유도된 소수 캐리어(Minority carrier)가 상기 계면에 축적되어 제어되며, 상기 제어된 페르미 준위에 의해 상기 다수 캐리어가 상기 그래핀으로부터 상기 기판으로 이동하는 것을 특징으로 하는 그래핀 기반의 포토 다이오드
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제1항에 있어서,상기 반도체 기판 및 상기 그래핀의 개방 회로 전압에 비례하여 상기 반도체 기판 및 상기 그래핀의 일함수 차이가 작아지는 것을 특징으로 하는 그래핀 기반의 포토 다이오드
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제1항에 있어서, 상기 반도체 기판 및 상기 그래핀의 일함수 차이는 0
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제1항에 있어서,상기 반도체 산화막은 0
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제1항에 있어서,상기 절연층은 5nm 내지 300nm의 두께로 형성되는 것을 특징으로 하는 그래핀 기반의 포토 다이오드
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제1전극 상에 반도체 기판을 형성하는 단계;상기 반도체 기판 상에 절연층을 형성하는 단계;상기 절연층 상에 서로 이격되어 제2전극을 형성하는 단계;상기 제2전극이 형성된 영역을 제외한 상기 절연층의 식각에 의해 노출된 반도체 기판의 윈도우(window) 상에 반도체 산화막이 성장하는 단계; 및상기 제2전극 및 상기 반도체 산화막 상에 그래핀을 전사하는 단계;를 포함하고,상기 그래핀의 페르미 준위가 제어되어 상기 반도체 기판 및 상기 그래핀의 일함수(work function)의 차이가 조절되고, 다수 캐리어(Majority carrier)가 상기 그래핀으로부터 상기 반도체 기판으로 이동하며,상기 반도체 기판은 p형 반도체로 구성되고,상기 반도체 기판 및 상기 그래핀의 쇼트키 장벽 높이가 0
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