| 1 |
1
서로 대면하게 배치되는 제1 전극 및 제2 전극;상기 제1 전극과 상기 제2 전극의 사이에 배치되는 활성층;상기 활성층 상에 배치되는 제3 전극;을 포함하고,상기 활성층은 서로 구분되는 제1 채널과 제2 채널을 포함하는 시냅스 소자
|
| 2 |
2
제1항에 있어서,상기 제1 전극은 소스(source)이고,상기 제2 전극은 드레인(drain)이며,상기 제3 전극은 게이트(gate)인 시냅스 소자
|
| 3 |
3
제1항에 있어서,상기 제1 채널은 n-type 반도체 산화물을 포함하고,상기 제2 채널은 p-type 반도체 산화물을 포함하는 시냅스 소자
|
| 4 |
4
제1항에 있어서,상기 제1 채널은 TiO2, ZnO, SnO2, Ga2O3, TaO, SrTiO3 중 적어도 하나를 포함하고,상기 제2 채널은 ZnO, NiO, SnO, Cu2O 중 적어도 하나를 포함하는 시냅스 소자
|
| 5 |
5
제1항에 있어서,상기 제1 전극과 상기 제2 전극은 상기 활성층을 사이에 두고 서로 이격되게 배치되고,상기 활성층은 일단부가 상기 제1 전극에 밀착되고, 타단부가 상기 제2 전극에 밀착되게 형성되며,상기 제1 전극, 상기 활성층 및 상기 제2 전극은 동축 상에 배치되는 시냅스 소자
|
| 6 |
6
제1항에 있어서,상기 활성층은 상기 제1 전극 또는 상기 제2 전극과 동일한 폭 및 두께로 형성되고,상기 제1 채널은 상기 활성층의 범위 내에서 상기 활성층의 제1 부위를 형성하며,상기 제2 채널은 상기 활성층의 범위 내에서 상기 제1 부위와 구분되는 상기 활성층의 제2 부위를 형성하는 시냅스 소자
|
| 7 |
7
제1항에 있어서,상기 제1 전극으로부터 상기 제2 전극을 향하는 제1 방향이 정의될 때,상기 활성층은 상기 제1 방향 상으로 복수의 구간으로 구분되고,상기 제1 채널은 상기 복수의 구간 중에서 상기 제2 채널보다 상기 제1 전극에 가까운 구간에 형성되며,상기 제2 채널은 상기 제1 채널보다 상기 제2 전극에 가까운 구간에 형성되는 시냅스 소자
|
| 8 |
8
제1항에 있어서,상기 제1 전극은 소스(source)이고,상기 제2 전극은 드레인(drain)이며,상기 제1 채널은 n-type 반도체 산화물을 포함하고,상기 제2 채널은 p-type 반도체 산화물을 포함하며,상기 제1 채널은 상기 제1 전극의 단부로부터 상기 제2 전극을 향해 연장되고,상기 제2 채널은 상기 제2 전극의 단부로부터 상기 제1 전극을 향해 연장되며,상기 제1 전극의 단부로부터 상기 제2 전극을 향해 연장되는 상기 제1 채널의 단부와 상기 제2 전극의 단부로부터 상기 제1 전극을 향해 연장되는 상기 제2 채널의 단부는 상기 제1 전극과 상기 제2 전극의 사이 공간에서 경계면의 형태로 서로 밀착되는 시냅스 소자
|
| 9 |
9
제1항에 있어서,상기 제1 채널과 상기 제2 채널이 서로 만나는 경계면이 상기 제1 전극과 상기 제2 전극의 사이 공간에 형성되고,상기 제1 전극 또는 상기 제2 전극에 대한 상기 경계면의 위치에 따라 컨덕턴스의 증가폭 조절이 가능한 시냅스 소자
|
| 10 |
10
제1항에 있어서,상기 제1 채널은 n-type 반도체 산화물을 포함하고,상기 제2 채널은 p-type 반도체 산화물을 포함하며,상기 제1 채널과 상기 제2 채널은 상기 제1 전극과 상기 제2 전극의 사이 공간에서 서로 대면하게 배치되고,상기 제1 채널과 상기 제2 채널에는 공핍층의 크기를 조절하는 전기 에너지가 전달되는 전기 단자가 각각 형성되며,상기 공핍층의 크기에 따라 상기 제1 채널의 크기 또는 상기 제2 채널의 크기가 조절되는 시냅스 소자
|
| 11 |
11
제1항에 있어서,상기 제1 전극으로부터 상기 제2 전극을 향하는 제1 방향, 제1 방향에 수직한 제2 방향, 상기 제1 방향에 수직하고 상기 제2 방향에 수직한 제3 방향이 정의될 때,상기 제1 채널 및 상기 제2 채널은 상기 제2 방향과 상기 제3 방향 중 적어도 하나가 서로 다른 위치에서 각각 상기 제1 전극으로부터 상기 제2 전극까지 연장되는 시냅스 소자
|
| 12 |
12
제1항에 있어서,상기 제1 전극으로부터 상기 제2 전극을 향하는 제1 방향, 제1 방향에 수직한 제2 방향, 상기 제1 방향에 수직하고 상기 제2 방향에 수직한 제3 방향이 정의될 때,상기 제3 전극은 상기 제3 방향 상으로 상기 활성층의 일측 및 타측에 각각 배치되고,상기 제1 채널은 상기 제2 채널보다 상기 일측의 제3 전극에 가깝게 배치되며,상기 제2 채널은 상기 제1 채널보다 상기 타측의 제3 전극에 가깝게 배치되는 시냅스 소자
|
| 13 |
13
제1항에 있어서,상기 제1 전극으로부터 상기 제2 전극을 향하는 제1 방향, 제1 방향에 수직한 제2 방향, 상기 제1 방향에 수직하고 상기 제2 방향에 수직한 제3 방향이 정의될 때,상기 제3 전극은 상기 제3 방향 상으로 상기 활성층과 다른 위치에 배치되고,상기 활성층은 상기 제2 방향 상으로 복수의 구간으로 구분되며,상기 제1 채널은 복수의 구간 중 어느 하나의 구간에 배치되고,상기 제2 채널은 복수의 구간 중 다른 하나의 구간에 배치되는 시냅스 소자
|
| 14 |
14
제1항에 있어서,상기 제1 전극은 소스(source)이고,상기 제2 전극은 드레인(drain)이며,상기 제1 채널은 n-type 반도체 산화물을 포함하고,상기 제2 채널은 p-type 반도체 산화물을 포함하며,상기 제1 전극으로부터 상기 제2 전극을 향하는 가상의 제1 벡터, 상기 제3 전극으로부터 상기 활성층을 향하는 가상의 제3 벡터, 상기 제1 벡터와 상기 제2 벡터의 벡터곱 결과에 해당하는 제2 벡터가 정의될 때,상기 제2 벡터의 방향에 해당하는 제2 방향 상으로 상기 제1 채널과 상기 제2 채널은 서로 다른 위치에 배치되고,상기 제1 채널은 상기 제2 채널에 대해 상기 제2 방향 상으로 음의 위치에 배치되는 시냅스 소자
|
| 15 |
15
동축 상에 순서대로 배치되는 막대 형상의 제1 전극, 활성층, 제2 전극;막대 형상의 상기 활성층을 둘러싸는 중공 파이프 형상의 제3 전극;을 포함하고,상기 활성층은 상기 동축 상의 서로 다른 위치에 배치되는 제1 채널과 제2 채널을 포함하며,상기 제1 채널은 n-type 반도체 산화물을 포함하고,상기 제2 채널은 p-type 반도체 산화물을 포함하며,상기 제3 전극은 상기 제1 채널의 적어도 일부를 감싸는 동시에 상기 제2 채널의 적어도 일부를 감싸도록 형성되는 시냅스 소자
|
| 16 |
16
제1 전극과 제2 전극을 연결하는 채널로 n-type 반도체 산화물과 p-type 반도체 산화물을 모두 포함하는 활성층을 형성함으로써, 이산적인 디지털 정보 대신 전압 인가 횟수에 따라 선형적이고 연속적으로 증가하는 아날로그 정보를 저장하고,상기 활성층은 구조적으로 구분된 상기 n-type 반도체 산화물 재질의 제1 채널과 상기 p-type 반도체 산화물 재질의 제2 채널을 포함하는 시냅스 소자
|
| 17 |
17
반도체 제조 장치에 의해 수행되는 시냅스 소자 제조 방법에 있어서,제1 전극과 제2 전극을 서로 이격시켜 형성하는 제1 단계;상기 제1 전극과 상기 제2 전극의 사이 공간에 n-type 반도체 산화물이 포함된 제1 채널과 p-type 반도체 산화물이 포함된 제2 채널을 함께 형성하는 제2 단계;상기 제1 채널과 상기 제2 채널 상에 제3 전극을 형성하는 제3 단계;를 포함하는 제조 방법
|
| 18 |
18
제17항에 있어서,전기 에너지의 공급에 의해 상기 제1 채널과 상기 제2 채널 사이의 공핍층 크기가 조절되도록, 상기 제1 채널과 상기 제2 채널에 상기 전기 에너지의 전달 통로가 되는 전기 단자를 형성하는 제4 단계를 더 포함하는 제조 방법
|
