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박막 트랜지스터 및 그 제조 방법

  • 기술번호 : KST2014023833
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 플렉서블(Flexible)한 그라파이트 기판(graphite substrate, 흑연 기판)을 구비한 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 폴리이미드(Polyimide, PI) 또는 실리케이트(Slicate)를 이용하여 평탄화 처리된 그라파이트 기판 상에 형성된 박막 트랜지스터 및 그 제조 방법에 관한 것이다. 플렉서블, 그라파이트 기판, 폴리이미드, 실리케이트
Int. CL H01L 29/786 (2006.01)
CPC H01L 29/78603(2013.01) H01L 29/78603(2013.01)
출원번호/일자 1020070081237 (2007.08.13)
출원인 경희대학교 산학협력단
등록번호/일자 10-0880155-0000 (2009.01.16)
공개번호/일자
공고번호/일자 (20090123) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.08.13)
심사청구항수 22

출원인

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번호 이름 국적 주소
1 경희대학교 산학협력단 대한민국 경기도 용인시 기흥구

발명자

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번호 이름 국적 주소
1 장 진 대한민국 서울 서초구
2 천준혁 대한민국 서울 동대문구
3 배중호 대한민국 서울 동대문구
4 이원규 대한민국 서울 동대문구

대리인

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번호 이름 국적 주소
1 김희곤 대한민국 대전시 유성구 문지로 ***-*(문지동) *동(웰쳐국제특허법률사무소)
2 김인한 대한민국 서울특별시 서초구 사임당로 **, **층 (서초동, 신영빌딩)(특허법인세원)

최종권리자

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번호 이름 국적 주소
1 경희대학교 산학협력단 대한민국 경기도 용인시 기흥구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2007.08.13 수리 (Accepted) 1-1-2007-0585146-11
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2007.09.07 수리 (Accepted) 4-1-2007-5139506-36
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.02.05 수리 (Accepted) 4-1-2008-5020006-08
4 선행기술조사의뢰서
Request for Prior Art Search		 2008.04.07 수리 (Accepted) 9-1-9999-9999999-89
5 선행기술조사보고서
Report of Prior Art Search		 2008.05.14 수리 (Accepted) 9-1-2008-0028342-87
6 의견제출통지서
Notification of reason for refusal		 2008.06.25 발송처리완료 (Completion of Transmission) 9-5-2008-0338110-22
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.08.25 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0602867-90
8 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2008.08.25 수리 (Accepted) 1-1-2008-0602862-62
9 등록결정서
Decision to grant		 2008.12.13 발송처리완료 (Completion of Transmission) 9-5-2008-0626579-43
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.09 수리 (Accepted) 4-1-2015-5029677-09
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.19 수리 (Accepted) 4-1-2019-5164254-26
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판 상에 게이트 전극, 소오스 및 드레인 전극을 포함하는 박막트랜지스터에 있어서,상기 기판은 플렉서블한 특성을 가진 그라파이트 기판으로 형성되고, 상기 그라파이트 기판상에 폴리이미드(Polyimide) 또는 실리케이트(silicate)를 이용하여 불규칙한 표면이 평탄화 처리된 평탄화층을 더 포함하는 것을 특징으로 하는 박막 트랜지스터
2 2
제 1항에 있어서,상기 박막 트랜지스터는 기판 상에 게이트 전극, 게이트 절연막, 비정질 실리콘층, N+ 비정질 실리콘층, 소오스 및 드레인 전극이 차례대로 형성된 역 스태거드형 박막트랜지스터인 것을 특징으로 하는 박막 트랜지스터
3 3
제 1항에 있어서, 상기 박막 트랜지스터는 기판 상에 소스 및 드레인 전극, N+ 비정질 실리콘층, 비정질 실리콘층, 게이트 절연막 및 게이트 전극이 차례대로 형성된 스태거드형 박막트랜지스터인 것을 특징으로 하는 박막 트랜지스터
4 4
제 1항에 있어서,상기 박막 트랜지스터는 기판 상에 폴리실리콘층, 상기 폴리실리콘층 상에 게이트 전극, 소스 및 드레인 전극이 형성된 코플라나형 박막 트랜지스터인 것을 특징으로 하는 박막 트랜지스터
5 5
제 2항에 있어서,상기 비정질 실리콘 층 상에 형성된 에치 스토퍼를 더 포함하는 것을 특징으로 하는 박막 트랜지스터
6 6
제 5항에 있어서,상기 에치 스토퍼는 10 ~ 100nm 범위의 두께로 형성된 것을 특징으로 하는 박막 트랜지스터
7 7
제 1항 내지 제 4항 중 선택된 어느 하나의 항에 있어서,상기 평탄화층 상에 단일층 또는 2 이상의 복수층으로 형성된 절연막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터
8 8
제 7항에 있어서,상기 절연막이 2 이상의 복수층으로 형성된 경우 최하부에 형성되는 층은 폴리아미드(PI) 또는 실리케이트로 형성된 것을 특징으로 하는 박막 트랜지스터
9 9
제 1항 내지 제 4항 중 선택된 어느 하나의 항에 있어서,상기 그라파이트 기판은 30 ~ 500um 범위의 두께로 형성된 것을 특징으로 하는 박막 트랜지스터
10 10
삭제
11 11
제 1항에 있어서,상기 평탄화층이 실리케이트를 이용하는 경우상기 평탄화층은 상기 그라파이트 기판 전체를 감싸는 형태로 형성된 것을 특징으로 하는 박막 트랜지스터
12 12
제 1항에 있어서,상기 평탄화층은100nm ~ 5000nm 범위의 두께로 형성된 것을 특징으로 하는 박막 트랜지스터
13 13
기판 상에 게이트 전극, 소스 및 드레인 전극을 형성하는 박막 트랜지스터 제조 방법에 있어서,플렉서블한 특성을 가지는 그라파이트 기판 상에 폴리이미드(Polyimide) 또는 실리케이트(silicate)를 이용하여 스핀코팅 또는 화학적 기계적연마(CMP) 방법에 의해 표면이 평탄화 처리된 평탄화층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법
14 14
제 13항에 있어서,상기 박막 트랜지스터가 역 스태거드 방식인 경우, 상기 평탄화층을 형성하는 단계 이후에, 상기 평탄화층 상에 게이트 전극을 형성하는 단계와;상기 게이트 전극 상에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 상에 비정질 실리콘 층을 형성하는 단계와;상기 비정질 실리콘 층 상에 N+ 비정질 실리콘층을 형성하는 단계 및;상기 N+ 비정질 실리콘층 상에 소오스 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법
15 15
제 13항에 있어서,상기 박막 트랜지스터가 스태거드 방식인 경우, 상기 평탄화층을 형성하는 단계 이후에,상기 평탄화층 상에 소스 및 드레인 전극을 형성하는 단계와;상기 소스 및 드레인 전극 상에 N+ 비정질 실리콘층을 형성하는 단계와;상기 N+ 비정질 실리콘층 상에 비정질 실리콘 층을 형성하는 단계와;상기 비정질 실리콘 층 상에 게이트 절연막을 형성하는 단계 및;상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법
16 16
제 13항에 있어서,상기 박막 트랜지스터가 코플라나 방식인 경우, 상기 평탄화층을 형성한 이후에, 상기 평탄화층 상에 폴리실리콘층을 형성하는 단계와;상기 폴리실리콘 상에 게이트 절연막을 형성하는 단계와;상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와;상기 게이트 전극 외부 상기 폴리실리콘층에 이온을 주입하여 N+ 또는 P+층을 형성하는 단계와;상기 게이트 전극 상에 보호 절연막을 형성하는 단계와;상기 보호 절연막 상에 소스 및 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법
17 17
제 14항에 있어서,상기 비정질 실리콘 층 상에 에치 스토퍼를 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법
18 18
제 17항에 있어서,상기 에치 스토퍼 형성 단계는 10 ~ 100nm 범위의 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법
19 19
제 13항 내지 제 16항 중 선택된 어느 하나의 항에 있어서,상기 평탄화층 상에 단일층 또는 2 이상의 복수층으로 형성된 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 제조 방법
20 20
제 19항에 있어서,상기 절연막 형성 단계는상기 절연막이 2 이상의 복수층으로 형성되는 경우 최하부에 형성되는 층은 폴리아미드(PI) 또는 실리케이트를 이용하여 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법
21 21
제 13항 내지 제 16항 중 선택된 어느 하나의 항에 있어서,상기 그라파이트 기판은 30 ~ 500um 범위의 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법
22 22
삭제
23 23
제 13항에 있어서,상기 평탄화층 형성을 위해 실리케이트를 이용하는 경우상기 평탄화층이 상기 그라파이트 기판 전체를 감싸는 형태로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법
24 24
제 13항에 있어서,상기 평탄화층은 100nm ~ 5000nm 범위의 두께로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.