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슬립 모드 구간에서는 로우값이고, 슬립 모드가 아닌 구간에서는 시스템 클럭을 따르는 실행 클럭이 제1 논리상태일 때, 입력단 논리상태를 반전하여 출력단 논리상태로 적용하며, 저문턱 트랜지스터로만 이루어지는 정방향 클럭 인버터; 및상기 정방향 클럭 인버터와 순환 래치 구조를 이루며, 실행 클럭이 제2 논리상태일 때 입력단 논리상태를 반전하여 출력단 논리상태로 적용하며, 고문턱 트랜지스터를 포함하는 역방향 클럭 인버터를 포함하는 래치 회로
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제1항에 있어서,시스템 클럭 및 슬립 모드 신호를 입력받아 슬립 모드가 적용된 상기 실행 클럭을 생성하며, 고문턱 트랜지스터를 포함하는 클럭 모드 적용부;상기 실행 클럭이 제1 논리상태일 때 입력단 논리상태를 반전하여 출력단 논리상태로 적용하여 상기 정방향 클럭 인버터의 입력단으로 전달하며, 저문턱 트랜지스터로만 이루어지는 입력단 클럭 인버터; 정상 모드일때 상기 입력단 클럭 인버터의 출력단을 상기 정방향 클럭 인버터의 입력단과 연결하고, 슬립 모드일때 차단하며, 저문턱 트랜지스터로만 이루어지는 패스게이트; 및슬립 모드일때 입력단 논리상태를 반전하여 출력단 논리상태로 적용하며, 상기 역방향 클럭 인버터와 순환 래치 구조를 이루며, 고문턱 트랜지스터를 포함하는 슬립 모드 클럭 인버터 를 더 포함하는 래치 회로
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제1항에 있어서,시스템 클럭 및 슬립 모드 신호를 입력받아 슬립 모드가 적용된 상기 실행 클럭을 생성하며, 고문턱 트랜지스터를 포함하는 클럭 모드 적용부;상기 실행 클럭이 제1 논리상태일 때 입력단 논리상태를 반전하여 출력단 논리상태로 적용하여 상기 정방향 클럭 인버터의 입력단으로 전달하며, 저문턱 트랜지스터로만 이루어지는 입력단 클럭 인버터; 정상 모드일때 상기 입력단 클럭 인버터의 출력단을 상기 정방향 클럭 인버터의 입력단과 연결하고, 슬립 모드일때 차단하며, 저문턱 트랜지스터로만 이루어지는 패스게이트; 및상기 실행 클럭이 제2 논리상태일 때 상기 역방향 클럭 인버터와 순환 래치 구조를 이루며 데이터를 유지하며, 고문턱 트랜지스터를 포함하는 부(-)구간용 정방향 클럭 인버터를 더 포함하는 래치 회로
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제1항 내지 제3항 중 어느 한 항에 있어서, 상기 클럭 모드 적용부는,슬립 모드 디스에이블 신호 및 시스템 클럭을 입력받아 실행 클럭을 생성하며, 고문턱 트랜지스터를 포함하는 엔드게이트; 및슬립 모드 인에이블 신호 및 반전 시스템 클럭을 입력받아 반전 실행 클럭을 생성하며, 고문턱 트랜지스터를 포함하는 오아게이트를 포함하는 래치 회로
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제1항 내지 제3항 중 어느 한 항의 구조를 가지는 제1 래치 회로; 및제1항 내지 제3항 중 어느 한 항의 구조를 가지며, 상기 제1 래치 회로의 출력 신호를 입력받는 제2 래치 회로를 포함하며,상기 제1 래치 회로 및 제2 래치 회로에는 동일한 슬립 모드 신호가 인가되며, 서로 반전된 관계의 외부 클럭이 인가되는 것을 특징으로 하는 플립 플롭
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