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기판 상의 하부 게이트 전극; 상기 기판 상에서 상기 하부 게이트 전극을 덮는 하부 게이트 절연막; 상기 하부 게이트 절연막 상에 제공되고, 소스 영역, 채널 영역 및 드레인 영역을 가지는 반도체층; 상기 하부 게이트 전극과 대응되는 위치에 배치된 상부 게이트 전극;상기 반도체층 및 상기 상부 게이트 전극 사이에 개재된 상부 게이트 절연막; 상기 상부 게이트 절연막 상에 배치되어, 상기 상부 게이트 전극과 공면을 가지는 상부 전극; 그리고상기 상부 게이트 전극 및 상기 상부 전극을 덮는 상부 보호막을 포함하되, 상기 상부 전극은 상기 소스 영역과 연결된 제1 상부 전극 및 상기 드레인 영역과 연결된 제2 상부 전극을 포함하는 트렌지스터
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제 1항에 있어서, 상기 상부 보호막 상에 배치되며, 상기 상부 보호막을 관통하여 상기 제2 상부 전극과 연결된 화소전극을 더 포함하되, 상기 화소전극은 상기 드레인 영역과 전기적으로 연결되는 트렌지스터
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제 1항에 있어서, 상기 반도체층 상에 배치되어, 상기 반도체층의 상면을 덮는 하부 보호막을 더 포함하는 트렌지스터
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제 1항에 있어서, 상기 상부 게이트 전극은 상기 상부 게이트 절연막 및 상기 하부 게이트 절연막을 관통하여 상기 하부 게이트 전극과 연결되는 트렌지스터
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제 1항에 있어서, 상기 반도체층은 1017/cm3 내지 1019/cm3의 전자밀도를 가지고, 아연(Zn), 인듐(In), 주석(Sn), 티타늄(Ti), 및 갈륨(Ga) 중에서 적어도 하나를 포함하는 트렌지스터
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제 1항에 있어서, 상기 채널 영역은 상기 상부 게이트 전극 및 상기 하부 게이트 전극과 대응되는 위치에 배치된 트렌지스터
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제 1항에 있어서, 상기 소스 영역 및 상기 드레인 영역은 서로 이격되며, 상기 채널 영역은 상기 소스 영역 및 상기 드레인 영역 사이에 개재된 트렌지스터
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기판 상에 하부 게이트 전극을 형성하는 것; 상기 하부 게이트 전극을 덮는 하부 게이트 절연막을 형성하는 것; 상기 하부 게이트 절연막의 일부를 덮으며, 소스 영역, 채널 영역 및 드레인 영역을 가지는 반도체층을 형성하는 것; 상기 하부 게이트 절연막 상에서 상기 반도체층을 덮는 상부 게이트 절연막을 형성하는 것; 상기 하부 게이트 전극과 연결되는 상부 게이트 전극을 형성하는 것; 그리고상기 상부 게이트 절연막 상에 상부 전극을 형성하는 것을 포함하는 트렌지스터 제조방법
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제 8항에 있어서, 상기 상부 게이트 절연막을 형성하는 것은,상기 상부 게이트 절연막의 일부를 제거하여 상기 하부 게이트 전극을 노출시키는 제1 콘택홀, 상기 소스 영역을 노출시키는 제2 콘택홀, 및 상기 드레인 영역을 노출시키는 제3 콘택홀을 형성하는 것을 포함하는 트렌지스터 제조방법
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제 9항에 있어서, 상기 제1 콘택홀을 형성하는 것은 상기 하부 게이트 절연막의 일부를 더 제거하는 것을 포함하는 트렌지스터 제조방법
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제 9항에 있어서, 상기 상부 게이트 전극을 형성하는 것은 상기 제1 콘택홀을 도전물질로 채워 상기 상부 게이트 전극을 상기 하부 게이트 전극과 연결시키는 것을 포함하는 트렌지스터 제조방법
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제 9항에 있어서, 상기 상부 게이트 절연막을 덮는 상부 보호층을 형성하는 것; 상기 상부 보호층을 패터닝하여 상기 제2 상부 전극을 노출시키는 제4 콘택홀을 형성하는 것; 및 상기 상부 보호층 상에 상기 제4 콘택홀을 통하여 상기 제2 상부 전극과 연결되는 화소전극을 형성하는 것을 더 포함하는 트렌지스터 제조방법
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제 9항에 있어서, 상기 상부 전극을 형성하는 것은 상기 제2 콘택홀을 통하여 상기 소스 영역과 연결되는 제1 상부 전극을 형성하는 것; 및상기 제3 콘택홀을 통하여 상기 드레인 영역과 연결되는 제2 상부 전극을 형성하는 것을 포함하는 트렌지스터 제조방법
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제 8항에 있어서, 상기 반도체층을 덮는 하부 보호층을 형성하는 것을 더 포함하는 트렌지스터 제조방법
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제 8항에 있어서, 상기 상부 게이트 전극 및 상기 상부 전극은 동시에 형성되는 트렌지스터 제조방법
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