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전류셀 구동 방식의 디지털-아날로그 변환기에 있어서, N비트의 디지털 입력신호(DIN)를 수신하여 2개의 N-1 비트 디지털 신호(DIN1, DIN2)로 변환하는 디코더; 상기 디지털 신호(DIN1, DIN2)에 기초한 전류량을 제공하는 M(= 2N-1)개의 전류셀; 상기 2개의 N-1 비트의 디지털 입력신호(DIN1, DIN2)에 기초한 전류량에 대응하는 제1 및 제2 아날로그 전압(VOCS1, VOCS2)을 제1 및 제2 클럭신호(Q1, Q2)에 따라 각각 출력하는 전류셀 구동부; 및 상기 제1 및 제2 클럭신호(Q1, Q2)를 기준으로 상기 제1 및 제2 아날로그 전압(VOCS1, VOCS2)을 샘플링 및 홀딩하여 글리치가 제거된 신호를 출력하는 샘플링/홀딩 증폭 회로 를 포함하는 디지털-아날로그 변환기
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제1항에 있어서, 상기 N비트의 디지털 입력신호(DIN)는 상기 2개의 N-1 비트의 디지털 입력신호(DIN1, DIN2)의 합인 DIN1 + DIN2로 설정되는 것을 특징으로 하는 디지털-아날로그 변환기
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제1항에 있어서, 상기 제1 및 제2 클럭신호(Q1, Q2)는 서로 반전된 위상을 갖는 것을 특징으로 하는 디지털-아날로그 변환기
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제3항에 있어서, 상기 클럭신호(Q1, Q2)의 각 위상에서의 디지털 값을 변경함으로써, 상기 N비트의 디지털 입력 신호(DIN)에 대한 아날로그 출력의 해상도가 1비트 확장되는 것을 특징으로 하는 디지털-아날로그 변환기
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제1항에 있어서, 상기 샘플링/홀딩 증폭 회로는, 양의 단자가 접지전압에 연결되는 증폭기; 일측이 상기 증폭기의 음의 단자(-)에 연결되고, 타측이 상기 클럭신호(Q1, Q2)에 의해 제어 되는 제1 및 제2 스위치(SW1, SW2)와 공통으로 연결되는 샘플링 커패시터(CS); 상기 증폭기의 음의 단자(-)에 연결되고, 타측이 상기 증폭기의 출력단에 연결되는 상기 홀딩 커패시터(CH); 상기 홀딩 커패시터(CH)와 병렬 연결되어, 상기 샘플링 커패시터(CS)에 샘플링되는 시점을 결정하는 제3 스위치(SW3); 및 상기 증폭기의 출력단에 직렬 연결되는 제4 스위치(SW4) 를 포함하는 디지털-아날로그 변환기
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제5항에 있어서, 상기 제3 스위치(SW3)를 구동하는 신호(Q1P)는 입력신호 레벨과 무관하게 샘플링 시점이 일정하게 유지되도록 상기 제1 클럭신호(Q1)보다 먼저 로우논리값으로 하강하는 것을 특징으로 하는 디지털-아날로그 변환기
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제5항에 있어서, 상기 제4 스위치(SW4)를 구동하는 신호(Q2D)는 출력신호의 안정화 시간이 단축되도록 제2 클럭신호(Q2)보다 늦게 하이논리 값으로 상승하는 것을 특징으로 하는 디지털-아날로그 변환기
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제1항에 있어서, 상기 샘플링/홀딩 증폭회로로부터 출력되는 아날로그 전압을 버퍼링시켜 최종 출력전압(VOUT)을 출력하는 출력 버퍼를 추가로 포함하는 디지털-아날로그 변환기
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제1항에 있어서, 상기 N-1 비트의 디지털 입력(DIN1, DIN2)은 N 비트의 디지털 입력(DIN)의 최하위 비트(LSB)가 패리티(parity)로 할당된 것을 특징으로 하는 디지털-아날로그 변환기
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제9항에 있어서, 상기 N 비트의 디지털 입력(DIN)의 최하위 비트(LSB)의 패리티가 0이면 최하위 비트(LSB)를 제외한 나머지 비트를 상기 N-1 비트의 디지털 입력(DIN1, DIN2)으로 동일하게 출력하고, 상기 최하위 비트(LSB)의 패리티가 1이면 DIN1로는 최하위 비트(LSB)를 제외한 나머지 비트를 출력하고, DIN2로는 DIN1에 1을 더하여 출력하는 것을 특징으로 하는 디지털-아날로그 변환기
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전류셀 구동 방식의 디지털-아날로그 변환기에 있어서, N비트의 디지털 입력신호(DIN) 중 N-1 비트의 디지털 입력신호(DIN1)에 기초한 전류량을 제공하는 M(= 2N-1)개의 제1 전류셀 그룹; N비트의 디지털 입력신호(DIN) 중 최하위비트(DIN2)에 기초한 전류량을 제공하는 제2 전류셀; 상기 제1 전류셀과 제2 전류셀로부터 제공받은 전류량에 대응하는 아날로그 전압을 제1 및 제2 클럭신호(Q1, Q2)에 따라 출력하는 전류셀 구동부; 및 상기 제1 및 제2 클럭신호(Q1, Q2)를 기준으로 상기 아날로그 전압을 샘플링 및 홀딩하여 출력하는 샘플링/홀딩 증폭 회로 를 포함하는 디지털-아날로그 변환기
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제11항에 있어서, 상기 N-1 비트의 디지털 입력신호(DIN1)는 상기 N비트의 디지털 입력신호(DIN)의 최하위 비트(LSB)를 제외한 디지털 신호를 상기 제1 클럭신호(Q1) 위상에서는 그대로 출력하고, 상기 제2 클럭신호(Q2) 위상에서는 반전하여 출력하는 것을 특징으로 하는 디지털-아날로그 변환기
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제11항에 있어서, 상기 최하위비트(DIN2)는 상기 제1 클럭신호(Q1) 위상에서는 상기 N비트의 디지털 입력신호(DIN)의 최하위 비트(LSB)를 출력하고, 상기 제2 클럭신호(Q2) 위상에서는 무조건 0을 출력하는 것을 특징으로 하는 디지털-아날로그 변환기
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전류셀 구동 방식의 디지털-아날로그 변환기에 있어서, N비트의 디지털 입력신호(DIN) 중에서 N-1 비트의 디지털 입력신호(DIN1)와 반전신호(-DIN1)에 기초한 전류량을 제공하는 M(= 2N-1)개의 제1 전류셀 그룹; N비트의 디지털 입력신호(DIN) 중에서 최하위비트(DIN2)와 그 반전 신호(-DIN2)에 기초한 전류량을 제공하는 제2 전류셀; 제1 전류셀과 제2 전류셀로부터 제공받은 전류량에 대응하는 제1 및 제2 아날로그 전압(VOCS+, VOCS-)을 제1 및 제2 클럭신호(Q1, Q2)에 따라 출력하는 차동 구조의 전류셀 구동부; 및 상기 제1 및 제2 클럭신호(Q1, Q2)를 기준으로 상기 제1 및 제2 아날로그 전압(VOCS+, VOCS-)을 샘플링 및 홀딩하여 글리치가 제거된 신호를 출력하는 차동 구조의 샘플링/홀딩 증폭 회로 를 포함하는 디지털-아날로그 변환기
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제14항에 있어서, 상기 N-1 비트의 디지털 입력신호(DIN1)는 상기 N비트의 디지털 입력신호(DIN)의 최하위 비트(LSB)를 제외한 디지털 신호를 상기 제1 클럭신호(Q1) 위상에서는 그대로 보내고, 상기 제2 클럭신호(Q2) 위상에서는 반전하여 보내는 것을 특징으로 하는 디지털-아날로그 변환기
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제14항에 있어서, 상기 최하위비트(DIN2)는 상기 제1 클럭신호(Q1) 위상에서는 무조건 0을 출력하고, 상기 제2 클럭신호(Q2) 위상에서는 상기 N비트의 디지털 입력신호(DIN)의 최하위 비트(LSB)를 반전하여 출력하는 것을 특징으로 하는 디지털-아날로그 변환기
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제14항에 있어서, 상기 최하위비트(DIN2)는 상기 제1 클럭신호(Q1) 위상에서는 무조건 0을 출력하고, 상기 제2 클럭신호(Q2) 위상에서는 상기 N비트의 디지털 입력신호(DIN)의 최하위 비트(LSB)를 반전하여 출력하는 것을 특징으로 하는 디지털-아날로그 변환기
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